トランシーバを内蔵した 40 Nm Fpga および Asic による技術革新

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White Paper トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 ブロードバンド・サービスにおける帯域幅要件の増加により、シリコン・ベンダが高速シリアル・トランシーバを使 用するケースは増えています。したがって、次世代のアプリケーションは、数 Mbps ∼数百 Gbps の広範なデータ・ レートをサポートし、複数のプロトコルやサービスを 1 つのボックスに統合したものとなります。イーサネットなど の規格の急速な進化や高いデータ・レートの要求のために、高速トランシーバが主要な決定基準となっています。ス タンダード・セル ASIC および ASSP は、多くの場合柔軟性を提供できず、技術革新に追随しなければならない多く の顧客にとって高いコストとリスクが伴います。このホワイトペーパーでは、最先端技術の利点を活用すると同時に 前世代の技術革新を再利用することにより、トランシーバ内蔵の 40 nm FPGA および ASIC が次世代システムの課題 をどのように解決するかについて説明します。 はじめに インターネットはその現代的形態のために、わずか 10 年前に登場したにもかかわらず、技術革新と帯域幅成長の主た る要因となっています。より広い帯域幅とデータ・レートに対するニーズは、主に既存の通信システムのアップグレー ド要求と新しいアプリケーションの出現によるものです。今日ではウェブ・ダウンロード（ビデオが大半を占めてい る）と point-to-point ネットワーク（ファイル共有）が帯域幅の 80% を消費しています。ストリーミング・メディア （ビデオ・オン・デマンドの映画やテレビ） 、Voice-over-IP、インターネット・ゲームなどの新しいアプリケーション は依然として一桁台にとどまっています。その基準から見て、インターネットはまだ初期段階であり、今後の著しい 成長が予測されます。 最近の市場発表によれば、通信装置は 40 ギガビット・イーサネット（GbE）、さらに 100 ギガビット・イーサネット （GbE）ポートにまで移行しつつあり、広い帯域幅をより低いコスト、低い消費電力、およびコンパクトなサイズで達 成しています。さらに、ムーアの法則に従い、今でも半導体業界では集積回路内のトランジスタ数が 2 年ごとに 2 倍 になっています。次世代製品は 45 nm または 40 nm プロセスを使用して、より多くの機能、高い動作性能、ロジッ ク集積度、機能あたりの低消費電力を統合しますが、帯域幅に対する需要の増大に対応するには、より高速のシリア ル・トランシーバをより多く利用することが鍵となります。 このホワイトペーパーでは、高速シリアル・トランシーバのトレンドおよびシステム開発者や設計者が直面する課題 について説明します。市場の具体的な要求事項を確認し、それらの要件を満たすために、プログラマブル・ロジック・ デバイス（PLD）ベンダがトランシーバを内蔵するデバイスの広範なポートフォリオを提供しなければならないこと を示します。これらのデバイスで幅広いロジック集積度、機能、I/O 機能をカバーすることで、個々の顧客の性能、 消費電力、およびコスト目標に適合する製品の開発が可能になります。 高速トランシーバ・テクノロジのトレンド より広い帯域幅とデータ・レートは、高速シリアル・トランシーバのデータ・レートを高速化し、デバイス上のトラ ンシーバ数を増やすことによって達成されます。100G 帯域幅とのインタフェースは、以下の方法で作成できます。 ■ ■ ■ ■ 10 個の 10.3 Gbps トランシーバ（CAUI プロトコル） 20 個の 6.375 Gbps トランシーバ（Interlaken プロトコル） 40 個の 3.125 Gbps トランシーバ（XAUI プロトコル） 100 個の 1.25 Gbps トランシーバ（SGMII プロトコル。これは説明のためで実用的なものではありません） 完全な入出力データ・パスのためにデバイスあたり 2 ポートが必要なことを考慮すると、最新のプロセス・テクノロ ジでも、トランシーバのデータ・レートが相応に高速化されない限り、トランシーバ数が容易にプロセス・テクノロ ジの物理的限界を超えてしまいます。 多くのシステムでは、DSP ブロック、制御プロセッサ、ASSP、ASIC、および FPGA が混在しています。システム開 発者には、システムを分割し、これらのデバイスを連結して、アプリケーションの所要性能と帯域幅を適合させなけ ればならないという課題があります。多くの場合、ASSP や ASIC は技術革新が遅いため高速インタフェースが利用 できないことがあります。もう一つの課題は、これらのデバイスで提供されるプロトコルの多様化であり、開発者は 性能トレードオフを行ってレガシー・インタフェースを使用せざるを得ません。そのため、ブリッジ用のデバイス（従 来は FPGA）を使用して、レガシー・プロトコルと新しいプロトコルを結合してこれを行っている場合が少なくあり ません。これらの課題を解決することが、最終的にシステム・コストの削減につながります。 WP-01078-1.2/JP 2009 年 2 月 ver 1.2 1 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation トランシーバを備えたデータ・リンクは、高いデータ・スループットをサポートするだけでなく、電力効率にも優れ ていて高度なシステム統合をサポートするため、システムの主要なコンポーネントになっています。シリアライザ / デシリアライザ（SERDES）トランシーバ・テクノロジは、古いパラレル・テクノロジを置き換えるのに必要なもの です。トランシーバ・テクノロジを使用することにより、設計者は今日の高速データ・リンク・デザインの重要な課 題に対応できます。 ■ シグナル・インテグリティ : シリアル・インタフェースでは、パラレル・インタフェースよりも遅延とスキューが 減少します。シリアル・プロトコルに準拠させたりバックプレーンをドライブするには、トランシーバが優れた シグナル・インテグリティ、低ジッタ、および低ビット・エラー・レート（BER）を提供する必要があります。 ■ 消費電力と放熱性 : シリアル・インタフェースでは、パラレル・インタフェースよりも消費電力が低下します。例 えば、10G インタフェースは 10.3 Gbps で 180 mW、4X 3.125 Gbps で 400 mW、または 16X 622 Mbps で 1500 mW を消費します（アルテラの 40 nm トランシーバ製品におけるトランシーバ PMA の消費電力例）。 ■ ボードの複雑さ : シリアル・インタフェースを使用すると、ボード面積の縮小、ボード・コンポーネント数および ボード層数の減少につながります。例えば、PCI Express（PCIe）インタフェースでは、2 倍の帯域幅でピン数 とボード面積が 50% 削減されます。 要約すると、システム開発者にとって大きな課題は、次の 3 つです。 ■ ■ ■ より広い帯域幅とデータ・レートを達成するには、より多くの高速トランシーバを使用しなければならない 新しい規格とレガシー高速プロトコルの多様化および共存 バックプレーンおよびプロトコルへの準拠に必要な優れたシグナル・インテグリティ トランシーバ・インタフェースは、システム開発者が最初に注目する重要なコンポーネントですが、デバイスの選択 は、提供される機能性、性能、消費電力、およびコスト目標に依存します。最終的には、市場の具体的な要求事項に よって、トランシーバ内蔵デバイスのポートフォリオに必要な最適な機能セットが決まります。 市場の要求 図 1 に、イーサネット・ベースのプロトコルの使用例をいくつか示します。これらの例では、今日の通信インフラス トラクチャにトランシーバが使用されています。シリアル・トランシーバ・テクノロジはネットワークのあらゆる部 分で使用されていますが、異なる帯域幅を必要とします。顧客に近くなるほどコストと消費電力が重視されなければ ならず、少ない帯域幅、低いトランシーバ速度、および少数のトランシーバを使用することが要求されます。また、 機能とデバイス集積度の比率はアプリケーションの処理要件によって異なります。 図 1. 通信インフラストラクチャにおけるトランシーバ Access Service provider Transmission Wireless Baseband processing MSPP 40G Ethernet 100G Ethernet Radio head Fixed Edge router GPON (2.5G) MSAN UI XA ) 0G (1 Enterprise networking Router/ switch 2 CPRI (3G) GE Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 ワイヤライン・アクセス、伝送、およびネットワーク機器 イーサネットは今日最も広く使用される物理およびリンク層プロトコルに進化しました。現在のところ最も高速の規 格は、2002 年に IEEE 規格 802.3ae として最初に公表された 10 GbE ですが、40 GbE および 100 GbE に対するイーサ ネット規格が IEEE によって開発されています。ネットワークはパケット・ベース伝送およびオールイーサネット・ ベース機器に移行しており、アプリケーションはブリッジ・アプリケーションから、パケット処理とトラフィック管 理機能によって支配される完全なデータ・パス処理まで多岐にわたります。(1) ユーザーへの近さおよびネットワーク 内の位置に応じて、帯域幅は 10 Gbps ∼ 20 Gbps に及び、そして 40 Gbps ∼ 80 Gbps、さらには 100 Gbps まで拡大 しようとしています。 「万能な」ソリューションはないので、デバイスは幅広い集積度、機能、性能、消費電力、およ びコスト目標をサポートできなければなりません。 技術革新を推進するための主な要件としては、10G トランシーバ内蔵、高集積度および高性能の必要性、イーサネッ ト、GPON、CEI-6/Interlaken、SONET/SDH などのプロトコル規格に対するサポートが含まれます。 ワイヤレス機器 従来、ワイヤレス規格（エア・インタフェース）は、さまざまな技術的経緯および地理的経路と合わせて進化してき ましたが、3.9G/4G では搬送波帯域幅が広い（20 MHz）ため、主要な新しいエア・インタフェースはすべて何らかの 形式の OFDMA テクノロジを使用せざるを得なくなりました。直交周波数分割多重アクセス／多重入力多重出力 （OFMDA-MIMO）方式は、近い将来において技術的に収束すると考えられますが、その間に現行規格の移行や配備 が平行して展開されています。 主なワイヤレス要件には、同一システムでの複数規格のサポート、次世代アーキテクチャのための高度な信号処理要 件、および全体的なシステム遅延の低減などがあり、これらがすべてより高度な統合を必要とする要因となっていま す。さらに、ワイヤレス・ソリューションは、femtocells（そして picocells、microcells、macrocells）と呼ばれる屋 内基地局をカバーする拡張性に優れたものでなければなりません。これらの市場および技術的要件によって、究極的 にはシステム・オン・チップ（SoC）のような高度に統合されたソリューションのニーズを喚起しています。さらに、 トランシーバを内蔵したこれらの PLD の利点は、以下の点で代替ソリューションと同等ないし、それを上回るもの でなければなりません。 ■ ■ ■ ユーザー数またはユニット・コストあたりのスループットから見たコストと性能 消費電力および実装面積（Mbps および mm2 あたりの消費電力） チップ間、カード間、およびボックス間インタフェースで異なるエア・インタフェースおよびプロトコルをサポー トする高速トランシーバの柔軟性と拡張性 この場合も、万能なソリューションはありません。技術革新を促進する主要件には、高集積、低コスト、高性能、統 合 DSP ファンクションによる信号処理能力、CPRI/OBSAI、Serial RapidIOR などの特定用途向けプロトコルのサポー トなどが含まれます。 軍事、放送、コンピュータおよびストレージ、テスト機器および医療、その他のマーケット・ セグメント その他のマーケット・セグメントは、トランシーバ要件および最適な集積度、性能、機能、および消費電力のトレー ドオフに関してきわめて多様です。PCIe Gen1 および Gen2、イーサネットなどの標準プロトコルが幅広く使用されて います。一部の市場では、ブロードキャスト・アプリケーション用 SDI、またはコンピュータおよびストレージ用 SATA/SAS、HyperTransportTM、QPI のように特定のプロトコルに特定の要件が存在します。多くのアプリケーショ ンが独自のプロトコルを必要とするため、広帯域幅のブリッジ・アプリケーションでは 10G トランシーバがすぐに普 及し、多くの製品で主流のテクノロジ・ドライバになるでしょう。 主要テクノロジ トランシーバを内蔵した FPGA および ASIC のポートフォリオで使用されるテクノロジには、プロセス・テクノロジ、 プログラマブル・パワー・テクノロジによる消費電力および性能最適化、ロジック・ファブリック、I/O、および PLL、 外部メモリ・インタフェース、高速シリアル・トランシーバ、クロック・データ・リカバリおよびクロック生成、プ リエンファシスおよびイコライゼーション、PCI などのプロトコル用ハード IP（Intellectual Property）の使用などが あります。 3 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation プロセス・テクノロジおよび 40 nm の利点 40 nm プロセスには、65 nm ノードやそれより新しい 45 nm ノードなどの以前のノードを凌ぐ重要な利点が存在しま す。最も魅力的な利点の１つは高度な統合です。これにより半導体メーカーは、より小さなダイにより多くの機能を 内蔵し、はるかに集積度の高いデバイスを提供することができます。 40 nm プロセスは、性能面においても有利です。40 nm の最小トランジスタ・ゲート長は、65 nm のゲート長と比べ て約 38.5%、45 nm プロセスのゲート長と比べて 11% 短くなっています。これによって抵抗が小さくなるため、40 nm ではドライブ能力が大きくなり、トランジスタの性能が向上します。歪みシリコン技法を使用すると、電子および正 孔の移動度が最大 30% 向上するためさらに性能を高めることができ、結果としてトランジスタの性能が最大 40% 向 上します。 集積度と性能の向上は価値ある利点ですが、今日のシステム開発者に最も差し迫ったデザイン上の考慮事項の 1 つは 消費電力です。この分野でも 40 nm ノードが有利です。プロセス・ジオメトリが縮小され、ダイナミック消費電力を 大 き く す る 寄 生 キ ャ パ シ タ ン ス が 低 減 さ れるためです。特に、TSMC（Taiwan Semiconductor Manufacturing Company ）の 40 nm プロセス・テクノロジは、45 nm プロセス・テクノロジと比較して最大 15% もダイナミック消 費電力を低減します。(2) 残念ながら、プロセス・ジオメトリの縮小はスタンバイ消費電力を増加させます。アルテラは、マルチ・スレッショ ルド・トランジスタ、複数のトランジスタ・チャネル長、およびトリプル・ゲート・オキサイドなどの複数の技術を 駆使して、スタティック消費電力を低減し、コンフィギュレーション・ロジック内など、性能が主要な基準ではない PLD の領域に性能と消費電力のトレードオフを適用します。 プログラマブル・パワー・テクノロジと性能 アルテラは、一般に使用される回路デザイン手法に加えて、65 nm StratixR III FPGA からプログラマブル・パワー・ テクノロジ (3) を導入して、スタティック消費電力の問題に取り組みました。プログラマブル・パワー・テクノロジ は、スタティック消費電力を最大 70％削減し、与えられたデザインに対して自動的に最小消費電力で性能の最大化を 実現します。この革新的テクノロジは、一般的なデザインでは、アプリケーションにおいてタイミング・クリティカ ルなパスが存在することは稀であるという事実を利用しています。ベンチマークは、タイミング・スラックがほとん どない高性能ロジックと十分なタイミング・マージンを持つ低速のロジックの割合が平均で 30 : 70 であることを示し ています。 どのデザインでも、アルテラの QuartusR II 開発ソフトウェアはデザインの各パスで使用できるスラックを自動的に 決定します。これにより、トランジスタのバック・バイアス電圧を調整して、各ロジック・ブロック、メモリ、およ び DSP ブロックのトランジスタを自動的に適切なモード（高性能または低消費電力）に設定することができます。  ■ ■ 低消費電力モードでは、Quartus II ソフトウェアはバック・バイアス電圧を低減し、トランジスタはオンしにく くなります。これにより、タイミング・クリティカルでない回路パスでのサブスレッショルド・リーク電流や不 要なスタティック消費電力が最小限に抑えられます（図 2 に青色で表示）。 高性能モードでは、Quartus II ソフトウェアはバック・バイアス電圧を上昇させます。これにより、少数のタイ ミング・クリティカル・パスにおいてトランジスタがオンしやすくなり、デザインの規定タイミング制約が満た され、最高性能が提供されます（図 2 に黄色で表示）。 図 2. Quartus II ソフトウェアによる消費電力と性能の最適化 High speed Gnd Source Channel Substrate Power Gate Gate e Drain Low power Threshold voltage High Speed logic High-speed Logic 4 Low Power logic Low-power Logic Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 ロジック・ファブリックと汎用 I/O アルテラの 40 nm デバイス・ファブリックは、アダプティブ・ロジック・モジュール（ALM）、TriMatrix オンチッ プ・メモリ・ブロックおよび DSP ブロックから成る共通のコア・ロジック・アーキテクチャを使用しています。ALM は、コンフィギュレーション可能な 8 入力フラクチャブル・ルック・アップ・テーブル（LUT） 、2 個のエンベデッド 加算器、および 2 個のレジスタから成り、MultiTrack インタコネクト・アーキタクチャを使用して配線されており、 非常に高いデバイス使用率での高速ロジック、演算、およびレジスタ機能をサポートします。TriMatrix オンチップ・ メモリは最大の効率と柔軟性を実現するために、3 つの異なるメモリ・ブロック・サイズを提供しています（図 3 を 参照）。 図 3. TriMatrix メモリの構造 More bits for larger memory buffering M9K MLAB M144K More data ports for greater memory bandwidth

640 bits per block Up to 12,600 blocks

9K bits per block
144K bits per block Up to 1,529 blocks
Up to 64 blocks 図 4 に示す DSP ブロックは、多くのアプリケーションで最適な処理を提供する強力なプログラム機能を備えた高性 能シリコン・アーキテクチャです。各 DSP ブロックは、8 個の 18ｘ18 乗算器、そしてレジスタ、加算器、減算器、ア キュムレータ、および総和ユニット（標準的な DSP アルゴリズムで必要とされることが多いファンクション）を提供 します。DSP ブロックは、可変ビット幅と各種丸めモードおよび飽和モードをサポートしており、アプリケーション の要件を効率的かつ的確に満たします。 図 4. DSP ブロック・アーキテクチャ R Ou tp ut Reg i ster Uni t + Ou tp ut Reg i ster Uni t R Optional RND & SAT Unit R Optional RND & SAT Unit + Ou tp ut M ul ti pl e x e r Op t i ona l Pipe li n i ng +-Σ R Ou tp ut M ul ti pl e x e r Op t i ona l P i pe l i n i ng +-Σ I n p u t R e g i s te r U n i t 144 I n p u t R e g i s te r U n i t 144 72 72 汎用 PLL アルテラの汎用 PLL（Phase-Locked Loop）は、制御オシレータの入力クロック信号とフィードバック・クロック信 号間の位相差に基づいた閉ループ周波数制御システムで構成されています。図 5 に、PLL の主要コンポーネントの簡 略ブロック図を示します。 5 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation 図 5. PLL のブロック図 これら PLL のアナログ的な特質は、信頼性の高いクロック方式の実装のために非常に低いジッタを提供します。多く のコンフィギュレーション可能なクロック出力により、システム・クロックの構想やメモリ・インタフェースおよび I/O インタフェースへのクロック生成に関して大きな柔軟性が得られます。 最適化された汎用 I/O および外部メモリ・インタフェース 図 6 に示すように、I/O 構造の主要なビルディング・ブロックは、以下のとおりです。 ■ ■ ■ プログラム可能なスルー・レートおよびドライブ能力、ボード・トレース補正のための可変遅延チェイン、シリ アルおよびパラレル・ダイナミック On-Chip Termination（チップ内終端）によるシングル・エンド I/O サポート 差動 On-Chip Termination を備えた高性能 LVDS 送信および受信のための差動信号 クロック・チャネル間およびチャネル間スキューを排除する、マルチレーン LVDS ベースのインタフェースをサ ポートするハード・ダイナミック・フェーズ・アライメント（DPA）、およびソフト・クロック・データ・リカ バリ（CDR）のためのクロック転送機能 図 6. DPA ブロック図 アルテラの I/O ピンは、DDR、DDR 2、DDR 3、QDR II、QDR II+、RLDRAM II などの既存および最新の外部メモ リ規格をサポートします。これらは、プロセス、電圧、および温度の全範囲において最も確実な周波数動作を提供す るように継続的かつダイナミックに自己補正する、セルフ・キャリブレート・データ・パスを内蔵しています。アラ インメントおよび同期化、レーン・デスキュー、リード / ライト・レベリング、およびクロック・ドメイン・クロス 機能などの回路がその他にあります。 6 Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 高速シリアル・トランシーバ アルテラの高速トランシーバ・ブロックは、フィジカル・メディア・アタッチメント（PMA）とフィジカル・コー ディング・サブレイヤ（PCS）の両方に対して一般的なアーキテクチャ（図 7 に示す）を使用しています。PCS 内の ブロックは、設計者の要件に応じてバイパス可能です。 図 7. PMA および PCS のブロック図 PMA (analog) PCS (digital) PIPE, PCIe hard IP RX PCS bypass Programmable equalization Transaction layer PCIe hard IP PIPE interface RX phase c o m p e n s a ti o n FIFO From FPGA logic PCIe hard IP Transaction layer PIPE interface TX phase c c o m p e n s a ti o n FIFO Byte serializer Programmable pre-emphasis To FPGA logic TX PCS Bypass 8b/10b encoder Bit serializer TX data Byte ordering TX PLL Byte deserializer Reference clock 8b/10b decoder RX PLL Rate matching FIFO Reference clock Bit deserializer Deskew FIFO Clock recovery unit Word aligner RX data PMA 機能はアナログ回路に実装され、以下のエレメントが含まれています。 ■ ■ ■ ■ CDR SERDES プログラマブル・プリエンファシスおよびイコライゼーション ダイナミックな制御の設定が可能な I/O バッファ（出力差動電圧および差動 OCT） PCS には、バックプレーン、チップ間、およびチップ・モジュール・アプリケーションで使用される多数の主要プロ トコルに準拠するデジタル機能が含まれています。これらのデジタル・ブロックはプロトコル・サポートを強化する よう最適化されており、低消費電力ソリューションを維持しながらプロトコルの物理層を作成するために必要なデバ イスのリソース量を削減します。これらのブロックは、特定の IP やリファレンス・デザインと組み合わせ、デザイ ン・サイクルの短縮とリスクの軽減を図ることによって、完全なプロトコル・ソリューションを提供します。PCS ファ ンクションの例は、トランシーバ・ブロック内でプロトコルへの準拠を実現する 8b/10b エンコーダ / デコーダ、位 相補償 FIFO バッファ、ワード・アライナ、およびレート・マッチャです。加えて、PCIe、GbE、および XAUI プロ トコルをサポートするための専用ステート・マシンが含まれています。 クロック・データ・リカバリ（CDR） 図 8 に示すとおり、アルテラの高速 CDR 回路はハイブリッド・アーキテクチャを使用し、2 つの動作モードをサポー トすることによって、従来のデータ・ドライブ・アーキテクチャを進化させています。lock-to-data と lock-to-reference の 2 つのモードは、自動または手動で設定できます。CDR ユニットのアナログ PLL を目的の周波数にロックさせる 入力としてリファレンス・クロックが使用されています。この回路は、次に入力をリファレンス・クロックからデー タ信号に切り替えて CDR をデータ信号にフェーズ・ロックし、データに埋め込まれたクロックを復元させます。こ のアーキテクチャの重要な利点は、ロック時間の改善、消費電力の低減、およびジッタのフィルタリングです。その 結果、アルテラのトランシーバは、バックプレーンを BER 10E ‒ 12 以下でドライブするために、またプロトコルへの準 拠のために必要な最小ジッタおよび最小 BER を提供します。 7 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation 図 8. CDR アーキテクチャ クロック生成および PLL テクノロジ クロック生成は高速トランシーバにおける重要な機能です。クロック・ジッタは送信性能と受信性能の両方に影響す るため、高速リンクの BER 性能にも影響を及ぼします。PLL の主要コンポーネントはオシレータで、オシレータが ジッタの主な発生源です。理想的な高速電圧制御オシレータ (VCO) は、広い調整レンジ、高周波数 (GHz)、低ノイズ、 低消費電力を提供し、小型で高機能なものになります。 アルテラの高速トランシーバは、リング・オシレータ (RO) と LC タンク・オシレータ (LC タンク ) の 2 種類のオシ レータをサポートします。RO は高機能、低消費電力、小さい面積、および広い調整レンジの全範囲で優れたジッタ 性能を提供し、各受信チャネルは 600 Mbps ∼ 10.3 Gbps の範囲で動作する独立した RO を備えています。しかし、周 波数が高くなると位相ノイズとジッタ性能が低下するため、LC タンクは高周波で優れた位相ノイズとジッタ性能が 要求されるときに有利です。欠点としては、LC タンクに大形のインダクタと可変コンデンサ（バラクタ）が必要な ことです。 ■ 送信チャネル RO ● ● ■ 広い周波数範囲で優れたジッタ性能 600 Mbps ∼ 10.3 Gbps のデータ・レンジ動作 送信チャネル LC タンク ● ● ● テクノロジと狭い動作範囲による最適化されたジッタ性能 PCIe/CEI-6 規格への準拠のために最適化された 4.9 ‒ 6.375 Gbps の LC タンク XLAUI/CAUI/CEI-11G 規格への準拠のために最適化された 9.9 ‒ 11.3 Gbps の LC タンク プリエンファシスおよびイコライゼーション すべての伝送媒体に共通の問題は、周波数に依存する損失です。特に表皮効果や誘電損失に起因するプリント基板 （PCB）のデザインによる損失です。これらの損失により、高周波成分の減衰が大きくなるため、終端での信号受信能 力が低下し、ドライブする配線長が制限され BER が増加します。アルテラの高速トランシーバでは、伝送損失を抑 え、40 インチの FR-4 バックプレーンを 2 個のコネクタでドライブするために、プリエンファシスとイコライゼーショ ンが使用されています。 プリエンファシスは高速トランシーバのトランスミッタで使用され、データ信号の高周波成分をチャネルに入る前に 増幅します。生成されたデータ信号からの以前および将来のデータ・ビットは両方ともトランスミッタでは既知となっ ているため、メイン・パルスに関連する異なるデータ・ビットにプリエンファシス手法が適用されます。アルテラの プリエンファシス方式では、Pre-Tap の後にメイン・パルスと 2 つの Post-Tap が続きます。 8 Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 レシーバでイコライゼーションが開始され、データ信号がレシーバに入るときにデータ信号に対するハイパス・フィ ルタとして機能し、信号を再構築して正常に解釈されるようにします。アルテラの高速トランシーバ (4) には、以下 のような様々なイコライゼーション方式があります。 ■ ■ ■ 連続時間リニア・イコライゼーション（CTLE） アダプティブ離散補正エンジン (ADCE) (5) ディシジョン・フィードバック・イコライゼーション (DFE) データ・レートとバックプレーン特性が異なるため、数千の設定からイコライゼーションのための最適な設定を選択 することは容易ではありません。トランシーバ HSPICE モデルとバックプレーン S パラメータ特性を使用するシミュ レーションにより、これを簡単に行うことができます。しかし、アプリケーションによっては状態が変化したときに イコライゼーション設定を迅速に更新するため、動作中にシステム・カードの交換が必要な場合があります。アルテ ラは、プラグ＆プレイ・シグナル・インテグリティを備え、ホット・スワップ可能なトランシーバを内蔵した最大 40 インチの FR-4 バックプレーンで 2.5 Gbps ∼ 6.5 Gbps をサポートする ADCE を発表しました。 PCI Express 用ハード IP PCIe が幅広く採用されているため、統合している PCIe ファンクションの評価を事前検証済みおよび規格に準拠した ハード IP ブロックとして実装しました。PCIe の重要な利点は、大幅なリソースの節約（最大 40K LE 相当） 、低消費 電力、およびコンパイル時間の短縮による短いデザイン・サイクルです。図 9 に示すとおり、ハード IP ブロックは、 トランシーバ・モジュール、フィジカル・レイヤ、データ・リンク・レイヤ、およびトランザクション・レイヤなど、 PCIe プロトコル・スタックのすべてのレイヤを埋め込んでいます。PCIe ハード IP ブロックは、以下の PCI-SIG 仕様 に準拠します。 ■ ■ PCIe Base Specifications, Rev 1.1 (2.5 Gbps) PCIe Base Specifications, Rev 2.0 (2.5 および 5.0 Gbps) 図 9. PCIe ハード IP ブロック Transceiver block PCI Express hard IP module PLD fabric Clock & reset selection Non-hard-IP applications PMA PCS PCS HIP to PLD adapter LMI 1 VC0 VC1 Retry RX RX buffer buffer buffer (16 KB) (16 KB) (16 KB) DPRIO 2 PLD fabric interface PMA PIPE interface Transceiver block PCI Express protocol stack TL interface Application layer Test debug & config logic 注： (1) LMI: Local management interface (2) DPRIO: Dynamic partial reconfigurable input/output 9 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation アルテラのトランシーバ内蔵デバイスのポートフォリオ ムーアの法則（2 年ごとに集積度が 2 倍になる）に従う新しいデバイス・ファミリの開発には、平行して大部分を関 連性の薄いテクノロジで開発した場合コストが非常に高くなるため、異なるメソドロジが必要です。トランシーバを 内蔵した FPGA および ASIC の完全なポートフォリオを作成するために、アルテラは以下のメソドロジを使用しまし た。 ■ ■ ■ ■ 旧プロセス世代のテクノロジの再利用 新しい各プロセス・ノードの利点を活用したテクノロジの段階的な発展 性能、消費電力、およびコストのトレードオフが異なる共通のアーキテクチャを使用したバリエーションによる ビルディング・ブロックの最適化 再利用では対処できない要件を満たすための新たな革進技術の付加 ポートフォリオ製品ファミリ トランシーバを内蔵したアルテラの各 FPGA および ASIC 製品は、TSMC の 40 nm プロセスを使用し、広帯域幅シ リアル・インタフェース・アプリケーションに最適な、同一かつ実証済みのトランシーバ・アーキテクチャで開発さ れています。各デバイスのトランシーバ・ブロックはターゲット・アプリケーションに最適化されています。 Arria II GX FPGA ArriaR II GX FPGA は、コストおよび消費電力重視のアプリケーションに対応しながら、低集積度から中集積度で豊 富な機能セットを提供しています。最大トランシーバ・データ・レートは 3.75 Gbps であり、中程度の性能要件を有 するアプリケーションにおける GPON、IP DSLAM、RRH (Remote Radio Head)、ブロードキャスト、ブリッジなど の主要アプリケーション分野での高速プロトコルおよび帯域幅要件に対応しています。トランシーバおよび I/O は、 機能と性能の間でトレードオフを図ることによって、コスト効果の高い実装をサポートするように最適化されていま す。Arria II GX FPGA の固定消費電力モードには、プログラマブル・パワー・テクノロジの柔軟性がなく、スタ ティック消費電力が大幅に低くなっています。Arria II GX FPGA は、プログラマブル・プリエンファシスおよびイ コライゼーションを備えたバックプレーン・アプリケーションに対応し、卓越したシグナル・インテグリティを提供 します。ADCE や DFE などの機能は、高いデータ・レートを備え低コストおよび低消費電力を達成するバックプレー ン・アプリケーションにのみ必須なので、Arria II GX FPGA には含まれていません。 Stratix IV GX FPGA Stratix IV GX FPGA は、最大集積度、最高性能、および最小消費電力を提供し、トランシーバは最大 8.5 Gbps の性 能、最大 48 個のトランシーバによる広帯域幅、およびバックプレーン・アプリケーションと高速プロトコルをサポー トする豊富な機能セットを提供します。主なアプリケーションとしては、ワイヤレス・ベースステーション、40G/100G アプリケーション、ハイエンド・ルータ、高性能要件を備えたブリッジ・アプリケーションなどがあります。卓越し たシグナル・インテグリティにより、PCIe Gen2 や CEI-6 などの厳格なプロトコルへの準拠を保証しています。プロ グラマブル・パワー・テクノロジにより、デザインのクリティカル・タイミング・パスで高性能を達成しながら、低 性能領域では消費電力を最適化します。 HardCopy IV GX ASIC HardCopyR IV GX ASIC は、生産量が多くコストと消費電力が重視されるアプリケーション向けデバイスです。性能 はプロトタイプ作成用デバイスとして使用される Stratix IV GX FPGA に匹敵します。このユニークなデザイン手法 は、Quartus II 開発ソフトウェアによる単一ツール・スイートに基づいており、6.5 Gbps トランシーバを内蔵した最 小リスクの ASIC 開発を可能にします。 Stratix IV GT FPGA Stratix IV GT FPGA は 40G/100G アプリケーションに対応し、11.3 Gbps トランシーバを内蔵すると共に Stratix IV GX FPGA の集積度、機能、および性能の優位性を提供します。これらにより、プログラマブル・ファブリックによ る Time-to-Market の優位性を有する MAC/ フレーマ、パケット処理、およびトラフィック管理機能の最適なシステ ム統合が可能になります。最大帯域幅を必要とするブリッジ・アプリケーションもこのデバイスから利益を享受しま す。Stratix IV GT デバイスは光モジュールに直接接続できるため、ボードが複雑になることなく、全体としてシス テム・コストとシステム消費電力を最小限に抑えることが可能です。 共通 IP ポートフォリオと開発環境 アルテラのすべてのカスタム・ロジック・デバイスに対して、1 つの包括的なデザイン・ソフトウェア、共通の IP コ ア・セット、さまざまなリファレンス・デザインおよびデザイン例を提供しており、ユーザーはより高い設計生産性 が得られます。 10 Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 ポートフォリオ仕様 この項では、トランシーバ・ポートフォリオの主要エレメントに対する技術仕様を比較します。表 1 に共通のアーキ テクチャ・エレメントを示します。すべてのエレメント固有の機能は、すべてのデバイスでサポートされています。 表 1. アルテラ・デバイスのアーキテクチャ・エレメント エレメント 40 nm の利点 ALM 数 Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT すべて すべて すべて すべて 6K ‒ 10K 29K ‒ 212K N/A 91K ‒ 212K ロジック・エレメント（LE）数 16K ‒ 256K 73K ‒ 531K 2.8M ‒ 11.5M (1) 228K ‒ 531K レジスタ数 13K ‒ 205K 58K ‒ 425K 0 ‒ 531K (2) 182K ‒ 425K Tri-Matrix メモリ 0.7M ‒ 8.5M 6.3M ‒ 20.3M 6.3M ‒ 20.3M 13.9M ‒ 20.3M 0 16 ‒ 64 16 ‒ 64 22 ‒ 64 M9K 87 ‒ 950 462 ‒ 1,280 462 ‒ 1,280 936 ‒ 1,280 MLAB メモリ 0.2M ‒ 3.2M 0.8M ‒ 6.5M 0 ‒ 1.625M (2) 2.8M ‒ 6.4M DSP ブロック 56 ‒ 736 384 ‒ 1288 0 ‒ 1,288 (2) 832 ‒ 1,288 M144K アナログ PLL I/O 数 True LVDS (3) Emulated LVDS トランシーバ 4‒6 3 ‒ 12 2‒8 8 ‒ 12 150 ‒ 610 368 ‒ 904 368 ‒ 736 636 ‒ 754 32 ‒ 144 28 ‒ 98 28 ‒ 88 44 TBD 128 ‒ 256 128 ‒ 256 192 ‒ 256 4 ‒ 16 8 ‒ 48 8 ‒ 36 36 ‒ 48 ○ ○ ○ ○ SEU 対策 デザイン・セキュリティ ○ ○ ハード・ワイヤード 注: (1) ASIC ゲートは LE あたり 12 ゲートとして計算されます。各 18ｘ18 乗算器は 5,000 ゲート。 (2) HCell を使用して構築 (3) 受信および送信機能を含む全二重ペア。 ○ 表 2 では、ポートフォリオ・デバイスを消費電力と性能について比較しています。 表 2. アルテラ・デバイスの消費電力と性能 消費電力と性能 Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT プログラマブル・パワー・テクノロジ (1) LP のみ LP/HP 不要 LP/HP 性能 -4, -5, -6 -2/-2ｘ (2), -3, -4 N/A -1, -2, -3 クロック スピード・グレード 500 MHz 600 MHz 600 MHz 600 MHz DSP 350 MHz 550 MHz 495 MHz 550 MHz 内部メモリ 390 MHz 550 MHz 500 MHz 550 MHz I/O 1 Gbps 1.6 Gbps 1.25 Gbps 1.6 Gbps DPA ○ ○ ○ ○ DDR 200 MHz 200 MHz 200 MHz 200 MHz DDR2 300 MHz 400 MHz 400 MHz 400 MHz LVDS メモリ DDR3 300 MHz 533 MHz 533 MHz (3) 533 MHz QDRII 250 MHz 350 MHz 350 MHz 350 MHz QDRII+ TBD 350 MHz 350 MHz 350 MHz RLDRAMII TBD 400 MHz 400 MHz 400 MHz 注: (1) 低消費電力 (LP)/ 高性能 (HP) (2) -2 のコアと -3 の I/O スピード・グレードをサポート。PCIe Gen1 および Gen2 ｘ8 をサポート。 (3) 特性評価待ちです。 11 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation 表 3 に高速トランシーバの機能と性能を示します。 表 3. アルテラの高速トランシーバの機能と性能 Arria II GX Stratix IV GX HardCopy IV GX 3Ｇ トランシーバ数 特長 4 ‒ 16 8 ‒ 48 8 ‒ 36 Stratix IV GT (1) 36 ‒ 48 6G トランシーバ数 N/A 8 ‒ 48 8 ‒ 36 36 ‒ 48 8.5G トランシーバ数 N/A 0 ‒ 32 N/A 24 ‒ 32 10G トランシーバ数 N/A N/A N/A 12 ‒ 24 合計トランシーバ数 4 ‒ 16 8 ‒ 48 8 ‒ 36 36 ‒ 48 コマーシャル 3.75 8.5 6.5+ 11.3 インダストリアル 3.125 6.5 6.5 11.3 (2) 最大データ・レート（Gbps） PCIe 用ハード IP 世代 レーン幅 1 1‒4 2 1 (1) Gen1 Gen1 および Gen2 Gen1 および Gen2 Gen1 および Gen2 ｘ1, ｘ2, ｘ4 (1) ｘ1, ｘ2, ｘ4, ｘ8 ｘ1, ｘ2, ｘ4, ｘ8 ｘ1, ｘ2, ｘ4, ｘ8 イコライゼーション ○ ○ ○ ○ プリエンファシス ○ ○ ○ ○ ADCE N/A ○ ○ ○ (1) DFE N/A ○ ○ ○ (1) ○ ○ ○ ○ 3.75 Gbps 6.5 Gbps 6.5 Gbps 6.5 Gbps バックプレーン 最大データ・レート 注: (1) 暫定データ。変更する場合があります。 (2) 0 ℃‒ 100 ℃ 12 Altera Corporation トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 表 4 に使用可能なプロトコルと各製品ファミリのデータ・レートを示します。 表 4. アルテラの高速プロトコルおよびデータ・レート（レーンあたりの Gbps） プロトコル SDI 3G SDI SD/HD ASI Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT 2.97 2.97 2.97 2.97 0.27/1.485 0.27/1.485 0.27/1.485 - 0.27 0.27 0.27 - Basic（独自） 0.6 ‒ 3.75 0.6 ‒ 8.5 0.6 ‒ 6.5 2.488 ‒ 11.3 (1) CEI-6G/SR/LR - 4.976 ‒ 6.375 4.976 ‒ 6.375 4.976 ‒ 6.375 0.6144, 1.2288, 2.4576, 3.072 0.6144, 1.2288, 2.4576, 3.072 0.6144, 1.2288, 2.4576, 3.072 3.072 10G イーサネット (XAUI) 3.125 3.125 3.125 3.125 10G イーサネット (XFI、SFI) - - - 10.3125 CPRI 40G、100G イーサネット GbE Fibre Channel GPON G.709 OTU-2 FEC 付き OTN 10GbE HiGig+ HyperTransport 3.0 Interlaken OBSAI PCI Express Gen1, Gen2 PCI Express Cable - - - 10.3125 1.25 1.25 1.25 1.25 (LVDS ベース ) - 1.0625, 2.125, 4.25, 8.5 1.0625, 2.125, 4.25 4.25, 8.5, 10.51875 (2) 1.244 アップリンク、 2.488 ダウンリンク 1.244 アップリンク、 2.488 ダウンリンク 1.244 アップリンク、 2.488 ダウンリンク 2.488 ダウンリンク - - - 10.7 11.1, 11.3 - - - 3.75 3.75 3.75 3.75 - 0.4, 2.4, 2.8, 3.2 0.4, 2.4, 2.8, 3.2 2.8, 3.2 3.125 ‒ 6.375 - 3.125 ‒ 6.375 3.125 ‒ 6.375 0.768, 1.536, 3.072 0.768, 1.536, 3.072 0.768, 1.536, 3.072 3.072 2.5, N/A 2.5, 5.0 2.5, 5.0 2.5, 5.0 2.5 2.5 2.5 2.5 - 6.25 6.25 6.25 SAS 1.5, 3.0 1.5, 3.0, 6.0 1.5, 3.0, 6.0 3.0, 6.0 SATA 1.5, 3.0 1.5, 3.0, 6.0 1.5, 3.0, 6.0 3.0, 6.0 0.6 ‒ 3.75 0.6 ‒ 6.375 0.6 ‒ 6.375 2.488 ‒ 6.375 1.25, 2.5, 3.125 1.25, 2.5, 3.125 1.25, 2.5, 3.125 2.5, 3.125 - 2.488 ‒ 3.125 2.488 ‒ 3.125 2.488 ‒ 3.125 (3) RXAUI SerialLite II Serial RapidIO SFI-5.1 SFI-5.2 SONET OC-3/OC-12/ OC-48/OC-192 SPAUI - - - 9.9 ‒ 11.3 0.155, 0.622, 2.488, N/A 0.155, 0.622, 2.488, N/A 0.155, 0.622, 2.488, N/A N/A, N/A, 2.488, 9.95 (4) 3.125 3.125, 6.25 3.125, 6.25 3.125, 6.25 注: (1) 10G Basic（独自） (2) 10G Fibre Channel (3) SFI-4.2 および SFI-5.1 を含みます。 (4) 10G SONET/SDH OC-192/STM-64 13 トランシーバを内蔵した 40 nm FPGA および ASIC による技術革新 Altera Corporation 結論 帯域幅要件とデータ・レートが増加するほど高速なトランシーバが必要になります。進化を続ける規格の多様化やバッ クプレーン機能に対する優れたシグナル・インテグリティおよびプロトコルへの準拠がデジタル・デバイスにおける トランシーバの技術革新を牽引しています。異なる市場での多様な要件に適合するために、デジタル・デバイスは最 適な集積度と機能の比率を提供すると同時に、性能、消費電力、およびコストの目標を満たす必要があります。技術 革新とアルテラのトランシーバを内蔵した 40 nm FPGA および ASIC のポートフォリオの再利用は、これらの要件に 適合し、トランシーバを内蔵した最も広いカスタム・ロジック・ポートフォリオを提供します。 トランシーバを内蔵したアルテラの 40 nm FPGA および ASIC 製品はそれぞれ、広帯域幅シリアル・インタフェー ス・アプリケーションに最適な、同一かつ実証済みのトランシーバ・アーキテクチャを用いて作成されています。各 デバイスのトランシーバ・ブロックは、ターゲット・アプリケーション用に最適化されています。Arria II GX FPGA は、低消費電力でコスト効果の高い FPGA ファミリで、容易に 3.75 Gbps トランシーバ・ソリューションの構築が可 能です。Stratix IV GX FPGA は、最大 530K の LE および高レベルのトランシーバやメモリ帯域幅を備えた高性能デ バイスです。Stratix IV GT FPGA は、40G および 100G アプリケーションに最適な 11.3 Gbps トランシーバを内蔵し た唯一の FPGA です。HardCopy IV GX ASIC は、Stratix IV GX FPGA とパッケージ互換およびピン互換の ASIC デバイスで、エンベデッド・トランシーバを使用した ASIC デザインでのリスクとトータル・コストの低減に役立ち ます。加えて、アルテラのすべてのカスタム・ロジック・デバイスに対して、1 つの包括的なデザイン・ソフトウェ ア、共通の IP コア・セット、さまざまなリファレンス・デザインおよびデザイン例を提供しており、ユーザーはより 高い設計生産性が得られます。 詳細情報について 1. 2. 3. 4. 5. 6. 40G/100G アプリケーションでの 10 Gbps トランシーバの使用： www.altera.com/literature/wp/wp-01080-stratix-iv-gt-10gbps-transceivers-40g-100g.pdf 40 nm プロセス・ノードによる世界最先端のカスタム・ロジック・デバイスの実現 : www.altera.com/literature/wp/wp-01058-stratix-iv-40nm-process-node-custom-logic-devices.pdf アルテラの 40 nm: ジッタ、シグナル・インテグリティ、消費電力、およびプロセスが最適化されたトランシーバ： www.altera.com/literature/wp/wp-01057-stratix-iv-jitter-signal-integrity-optimized-transceivers.pdf 40 nm プロセスの消費電力管理と利点 : www.altera.com/literature/wp/wp-01059-stratix-iv-40nm-power-management.pdf Digitally Assisted Adaptive Equalizer in 90 nm With Wide Range Support From 2.5 Gbps to 6.5 Gbps, DesignCon 2007: www.altera.com/literature/cp/cp-01026.pdf 資料：Stratix IV デバイス（E、GX、および GT タイプ） ： www.altera.com/literature/lit-stratix-iv.jsp 謝辞 ■ ■ ■ ■ ■ ■ ■ Bernhard Friebe, Product Marketing Manager, Altera Corporation Rishi Chugh, Product Marketing Manager, Low-Cost FPGAs, Altera Corporation Kevin Cackovic, Senior Strategic Marketing Manager, Communications Business Unit, Altera Corporation Martin Lee, Senior Strategic Marketing Manager, Communications Business Unit, Altera Corporation Martin Won, Senior Member of Technical Staff, Product Marketing, Altera Corporation Mike Peng Li, Ph.D., Principle Architect/Distinguished Engineer, Product Engineering, Altera Corporation Sergey Shumarayev, Director of Engineering, Analog Design Group, Altera Corporation 101 Innovation Drive San Jose, CA 95134 www.altera.com 14 Copyright © 2009 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. 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