8. Halbleiterspeicher

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Schreib-Lese-Speicher (RAM) 1 8. Halbleiterspeicher Speicher sind spezielle sequentielle Schaltungen. Sie dienen dazu, große Mengen von Informationen (Daten, Programme) zu speichern. Speicher sind adressierbar. Halbleiterspeicher werden vorwiegend bei Rechnern eingesetzt. Um möglichst viele Informationen auf einem Chip speichern zu können, müssen • Bauelemente geringste Abemessungen haben, • die Anzahl der Bauelemente pro Speicherzelle gering sein und • der Verdrahtungsaufwand klein sein. Man unterscheidet RAM: random access memory Schreib-Lese-Speicher ROM: Read only memory Nur-Lese-Speicher (PLD: Programmable logic devices Programmierbare Logikanordnungen) RAM unterteilen sich in SRAM: Static RAM (getaktete Flip Flop) DRAM: dynamic RAM (Speicherung von Ladung in Kapazitäten) 2 Halbleiterspeicher Bei RAM geht die Information bei Abschalten der Betriebsspannungen verloren: Sie sind flüchtige Speicher. ROM unterscheidet man nach den Programmiermöglichkeiten: PROM programmable ROM (einmalige Programmierung) ( and OPT [one time programmable] ) EPROM erasable PROM (mehrmalige Programmierung beim Kunden, UV löschbar, elektr. progr.) EEPROM electrically erasable PROM (mehrmals beim Kunden programmierbar, elektrisch lösch- und programmierbar) ROM sind nicht flüchtige Speicher (PLD beinhalten zwei matrixartige Strukturen. Je nachdem, welche Matrix programmierbar ist, unterscheidet man zwischen FPLA: fieldprogrammable logic array (beide Matrizen können vom Kunden programmiert werden) PAL: programmable logic array (nur die erste Matrix kann vom Kunden programmiert werden)) Mikroelektronische Speicher ROM RAM (8.1) SRAM DRAM (8.1.1) (8.1.2) PLD (8.2) PROM (8.2.1) EPROM EEPROM (8.2.2) (8.1.3) PAL FPLA Schreib-Lese-Speicher (RAM) 3 8.1. Schreib-Lese-Speicher (RAM) 8.1.1. Statische Schreib-Lese-Speicher (SRAM) Struktur eines statischen RAM An-1 Matrix BL, BL Spaltendecoder und -auswahl ... Adresseneingang ... A1 Spaltendec. A0 Zeilendecoder und -treiber WL CE WE OE Taktsteuerung LSV LSV LSV UDD (5 V) USS (Masse) Daten-EinAusgabe-Puffer DQ0 DQ1 DQ7 Ao - AN-1 : Adressensignale für 2N adressierbare Speicherwörter DQj : Bidirektionale Dateneingänge (D) und Datenausgänge (Q) UDD : Versorgungsspannung (5 V) USS : Versorgungsspannung (Masse) 4 CE : Halbleiterspeicher Chip Enable, Steuersignal für die Chipauswahl im Speichersystem (Low = aktiv) CE: HIGH: Signaleingänge unterbrochen, Datenausgänge hochohmig WE : Write-Enable (Low aktiv) Steuersignal für Lese- oder Schreibvorgang OE : Output-Enable (Low aktiv) Aktivierung der Datenausgänge WL : Wortleitungen BL : Bitleitungen LSV : Lese-Schreib-Verstärker < Aufbau Matrix Speicherzelle 6-Transistor CMOS-Speicherzelle VDD 1 2 TA TA WL (VDD+US) BL BL Schreib-Lese-Speicher (RAM) 5 Speichern WL: LOW Flip Flop abgeschaltet, der einmal eingestellte Speicherzustand bleibt erhalten (z.B. Knoten 1 HIGH, Knoten 2 LOW) ⇒ Speicherzustand Lesen WL: HIGH Auswahltransistoren TA werden leitend. Knoten 1 wird mit BL und (VDD +US) Knoten 2 mit BL verbunden. (Beispiel: BL wird aufgeladen BL wird entladen) Damit wird die Information auf die Bitleitungen übertragen. Über die Spaltenadresse wird ein Bitleitungspaar mit dem Leseverstärker verbunden und dem Datenausgangstreiber zugeführt. ⇒ Lesen Anschließend WL : LOW Schreiben Bitleitungen werden mit dem Schreibverstärker Information wird auf das Bitleitungspaar übertragen. WL : HIGH (VDD + US) verbunden. Die Die Auswahltransistoren werden leitend. Die Information wird in die Zelle übertragen (Beispiel: BL = 0, BL = HIGH ⇒ Knoten 1 : Low Knoten 2 : HIGH) Anschließend WL : LOW Typischer Lesezyklus Bei CE = HIGH werden alle Signaleingänge unterbrochen und die Datenausgänge hochohmig. Mit der H/L-Flanke von CE wird der 6 Halbleiterspeicher Schaltkreis aktiviert (≤ 1,5 V), d.h. Adresseneingänge und Steuereingänge geöffnet und die anliegenden Adressen zwischengespeichert. Je nach Zustand von WE und OE sind die Datenein- und -ausgänge aktiv. WE ist im High-Zustand. Adressen gültig Ai H Adressen gültig 1,5V L CE Adr.+Steuerug geöffnet H 1,5V L OE H td Datenausgang aktiv 1,5V L td Ausgangsdaten gültig DQi 2,4V hochohmig hochohmig 0,8V Output-enable-Zugriffszeit tZykluszeit Adressengesteuertes Lesen ( OL = LOW) Zykluszeit Ai H Adressen gültig 1,5V L DQi vorherige Ausgangsdaten Ausgangsdaten gültig 2,4V 0,8V td1 td2 Schreib-Lese-Speicher (RAM) Zeitsteuerung: 7 Adressenübergangsdekoder ADT = address transition detection Jeder Adresseneingang wird mit seinem verzögerten Wert verglichen. Aus allen ADTi Signalen wird ein ADT Signal generiert, das Adresse gültig übermittelt. Typischer Schreibzyklus OE = High Ai H Adressen gültig nächste Adresse 1,5V L t CLCL CE H 1,5V L WE H 1,5V L DQi H Eingangsdaten gültig L Schreiben Schreiben abgeschlossen ein Datenbus getrennt Schreiben aus Datenbus geterennt 8 Halbleiterspeicher 8.1.2. Dynamische Schreib-Lese-Speicher DRAM Speicherzelle (Eintransistorzelle) BL(0,VDD) WL(0,VDD+US) G TA UB VDD Technologische Realisierung (bis 4 MBit) BL WL(G) VDD Al SiO2 n+ p-Silizium MOS -Transistor TA MOS -Kondensator Schreib-Lese-Speicher (RAM) 9 Technologische Realisierung (ab 4 Mbit) BL Poli-Si WL n+ n+ p - Si SiO2-Si3N4-SiO2 (ONO) p+ - Si WL G CS US BL Schreiben WL = HIGH, TA leitend, BL = VDD, 0 Beim Schreiben wird der Kondensator CS auf die Potentialdifferenz US = VDD – URL aufgeladen: LOW : US = VDD (UBL = 0) 10 Halbleiterspeicher HIGH : US = 0 (UBL = VDD) Lesen WL = HIGH, TA leitend CS entlädt sich in die Bitleitung mit der Kapazität CBL Lesen: Auswahl von UBL beim Lesen CS ⋅ U S + U BL ⋅ CBL = U (CS + CBL ) U= CS ⋅U S +U BL ⋅ CBL CS + CBL CBL = 10 CS Symmetrischer Spannungshub für US = 0 und US = VDD Auswahl von UBL ? US = 5 V UBL + ∆U = U US = 0 V UBL - ∆U = U Es ergibt sich beim Lesen: U BL = VDD 2 ∆U = CS VDD V C ≅ DD S 2 CS + CBL 2 CBL Bei UDD = 5 V und CS = 0,1 CBL ergibt sich: ∆U = 250 mV 1. Spannungsänderung an der Bitleitung ist gering, daher relativ großer Aufwand für den Leseverstärker notwendig. Schreib-Lese-Speicher (RAM) 11 2. Spannung über CS verändet sich beim Lesen (zerstörendes Lesen) d.h. das gelesene Signal muß im selben Zyklus, d.h. solange TA leitend ist, wieder eingeschrieben werden. 3. Deshalb muß jede Bitleitung über einen separaten Leseverstärker verfügen. 4. Wegen Leckströmen nimmt die Ladung CS mit der Zeit ab. Es muß alle 2 ms ... 8 ms eine Refreshperiode eingeleitet werden, d.h. alle WL müssen einmal aufgerufen werden. Beispiel: 1 M Bit DRAM 512 Zeilen 512 Refreshzyklen alle 8 ms Zykluszeit für den Refresh 200 ns Zeitbedarf Refresh: 512 x 0,2 µs = 0,1024 ms also 1,3 % der Betriebszeit RAS A0 A7 Adresspuffer Zeilendekodierer Struktur des DRAM (64 k Bit) Matrix 128x256 256 Lese RAS CAS WE RFSH VDD Matrix 128x256 Spaltenauswahl CAS Adresspuffer Timing and Control Spaltendekodierer RAS row address select, Low, Zeilenadresse gültig CAS colum address select, Low, Spaltenadresse gültig DI puffer DO puffer USS 12 Halbleiterspeicher Bis zum 256 k Bit-Niveau wurde fast ausschließlich die „x1“ Organisation angewendet, d.h. in jedem Aufruf wird nur 1 Bit ein- oder ausgegeben. DI DO WE Dateneingang Datenausgang write enable, Lese-Schreib-Steuerung RFSH Refreshsteuerung 8.2. Halbleiter – Festwertspeicher ( Nur – Lese – Speicher, ROM – Read – only – Memories ) RAM: Wahlfreier Zugriff ROM: Fester Zusammenhang zwischen Eingangsvariablen (Adressen) und Ausgangsgrößen (gespeicherte Information) ROM ≈ elektrische Zuordner Vorteile von ROM: - Nichtflüchtigkeit - Gleicher bzw. höherer Integrationsgrad - Vergleichbarer Arbeitsgeschwindigkeit Anwendungsgebiete: - Codeumsetzter - Mikroprogrammspeicher - Initialisierungsprogramme - Interpreter - Dateien ( Sprachübersetzung, Zeichengewratoren) Einteilung der Halbleiterfestwertspeicher: Halbleiterfestwertspeicher bipolare Festwertspeicher markenprogrammierbar ROM elektrisch programmierbar PROM MOS-Festwertspeicher erasable PROM (UV-löschbar) EPROM electrically erasable PROM EEPROM Halbleiter – Festwertspeicher 13 Schematischer Aufbau eines Halbleiterfestwertspeicher – Schaltkreises (1 Mbit, 128k x 8Bit ) A9 ... A10 A16 A D R E S S E N R E G I S T E R . . . 9 Z E I L E N D E K O D. M A T R I X 1024 x 128 . . . 1023 0 ............ 1024 x 128 127 0 127 1024 x 128 ............ 0 127 BL 10 LV/ LV/ LV/ SPALTEN SPALTEN ............ SPALTEN DEKODER DEKODER DEKODER ... A0 WL 0 0 16 VSS VDD STEUEREINHEIT CE OE 8.2.1. DATENAUSGABEREGISTER D0 D7 Markenprogrammierbare ROM Bei diesen Festwertspeichern wird bei der Herstellung festgelegt, welche Koppelelemente zwischen Wort – und Bitleitung eingeschaltet bzw. ausgeschaltet sind. Dazu wird eine Marke verwendet, die kundenspezifisch erstellt wird.Eine Änderung durch den Anwender ist nach der Herstellung nicht mehr möglich.Eine Realisierung erfolgt heute überwiegend in MOS – Technik. Deshalb wird im Rahmen dieser Vorlesung nur auf diese Realisierungsvariante eingegangen. 14 Halbleiterspeicher Typische Anordnung: VDD WL1 T11 BL1 n ...... T1m WLn BLm ...... 1 ...... Z E I L E N D E K O D I E R E R ...... VDD ...... Tn1 Tnm ...... SPALTENDEKODIERER A) Programmierung durch Schwellspannungsverschiebung der Transistoren Tnm BL ≈ LOW U S = 0.5V ... 1V , Transistor leitet, wenn WL HIGH ist BL ≈ HIGH U S > 5V Transistor sperrt U S > 5V wird erreicht durch zusätzliche Inplantation oder durch Ersetzen des dünnen Gateoxides durch das dickere Feldoxid ( U S > 15V ) Halbleiter – Festwertspeicher 15 B) Programmieren durch Weglassen des Kontaktfensters zur Drain – Elektrode (Unterbrechung von BL zum Drainanschluß der Transistoren Tnm ) 8.2.2. Elektrisch programmierbare ROM (PROM) PROM werden vielfach wie EPROM hergestellt. Das Quarzfenster wird weggelassen. Siehe Abschnitt. 8.2.3. BL WL R PolySi: As dotiert n+ n+ R(0,2 - 0,6 µm) p R: Poly – Si – Widerstand, hochohmig weil nicht dotiert. Eine hohe Stromdicht beim programmieren führt zu einer Temperaturerhöhung und damit zu einer As – Diffusion in den Widerstand. Es ergibt sich eine Widerstandsverringerung um 3 Zehnerpotenzen. Programmierstrom < 10mA bei 10V, t < 5 µs Es werden spezielle Programmiergeräte benötigt. 16 Halbleiterspeicher 8.2.3. EPROM PRINZIP: Speicherung der Ladung auf einer Gate – Elektrode, die isoliert, d.h. vollständig in SiO2 eingebettet ist. Weil dieses Gate keinen elektrischen Anschluß hat, d.h. es weist ein schwebendes Potential auf, wird es „floating Gate“ genannt. Durch das Aufladen des „floating Gate“ wird eine Verschiebung der Schwellspannung U S erreicht: US = f ( Q ) Damit können die Leitungseigenschaften eines Transistors verändert und eine Programmierung erreicht werden. Die eingebrachte Ladung ist über 10 Jahre stabil. Eine Entfernung der Ladung des floating Gates ist mit elektrischen Signalen nicht möglich. Dies kann mit einer UV – Bestrahlung des Gates erreicht werden. Das Oxid wird mittels dieser energiereichen Strahlung ionisiert und die Ladung kann sich mit dem Substrat ausgleichen. Eine Löschung ist nur für den gesammten Schaltkreis möglich. Löschzeit : 3 - ... 20 min. UV – Licht: λ = 254nm H g - Dampflampe Beleuchtungsstärke: 10mW / cm 2 Prinzipieller Aufbau (N – Kanal - EPROM -Zelle) MASSE Poly-Si1 Floatieruggate WL Poly-Si2 Steuergate BL Drain AL AL Source SiO2 SiO2 n+ p - Si n+ Halbleiter – Festwertspeicher 17 BL WL Transistorkennlinie: gelöscht ID programmiert "1" "2" US1<1,5V Lesen: 4,3V US2= 7V UGS, UWL WL: HIGH (z.B. 4,3V) nicht programmiert, Zelle leitend „1“ programmiert, Zelle gespert „2“ Programmieren: Durch eine hohe Drain – Source – Spannung und eine hohe Programmierspannung am Steuergate werden im leitenden Kanal „heiße“ Elektronen erzeugt, von denen ein Teil, unterstützt durch die positive Spannung am Steuergate die Barriere zum „Floating Gate“ überwinden können und dieses aufladen. 18 Halbleiterspeicher Beispiel: (1,2 µm, d Gate Oxi=30nm,dzw – Oxid=35nm +13V +7V n+ n+ - ortsfeste negative Ladungen _ n+ _ _ _ - _ n+ Die hohe elektronische Feldstärke beschleunigt die Elektronen. Sie durchtunneln das Oxid, wenn ihre Energie ausreichend ist. Die Elektronen bauen sich ein Oxid – Poly – Si – Interface als feste Ladungen ein. Die Schwellspannung steigt. Halbleiter – Festwertspeicher 19 Blockschaltbild eines EPROM Al+k-1 UCC Dp-1 DI l ... Y- DEKODER Y0 Yn-1 ... X0 k X D E K O D E R Xm-1 ...... mxn Matrix .... Al A D R E S S E N P U F F E R DO .... Al-1 A D R E S S E N P U F F E R ....... A0 ...... D0 OE UPP ... ...... m x n Matrix XP 2k = m 2l = n p: Wortlänge, Aufrufbreite ( D0 ... Dp−1 ) 20 Halbleiterspeicher A7 UCC A6 A8 A5 A9 A4 A11 A3 OE/UPP A2 A10 A1 CE A0 D7 D0 D6 D1 D5 D2 D4 SS D3 D0 ... D7 > p = 8 2 6 = m = 64 2 6 = n = 64 m x n = 4096 m x n . p = 32 k Bit Halbleiter – Festwertspeicher 21 8.2.4. EEPROM Elektrisch löschbare Festwertspeicher (electrically erasable PROM) erfordern eine Möglichkeit Elektronen in einen Speicherbereich zu injizieren und von dort mittels elektrischer Signale wieder zu extrahieren. MNOS – Speicher (Metall – Nitrid – Oxid – Semiconductor) Speichertransistor: BL WL 1 PWL Poly Si PBL p-Wanne Si3N4 Al Al n n+ n+ TA n n+ MNOS p - Wanne n - Substrat N-MOSFET Auswahltransistor *1 Metall-Nitrid-Oxid-Semicondactor (MNOS) Speichertransistor PBL WL ... ... PWL BL TA ... ... MNOS 22 Halbleiterspeicher Nichtprogrammiert: Im nichtprogrammierten Zustand hat der NMOS negative Schwellspannung U SO = − 4V - Transistor. eine (Eigenleitend) Programmieren: Es wird eine hohe Spannung an das Gate des ausgewählten MNOS Transistors gelegt während Source, Drain und P – Wanne auf Masse bleiben. UP=+16V PWL PBL UPWL>16V n - n MASSE Durch die hohe Feldstärke zwischen Gate und Kanal (eigenleitend) können Elektronen aus dem Kanal durch das dünne Gateoxid (1,7 nm) zur Oxid – Nitrid – Grezfläche gelangen (tunneln) und sich dort als ortsfeste Ladungen festsetzen. Dadurch verschiebt sich die Schwellspannung des Transistors zu höheren Werten U SO → U Sp = + 4V (selbstsperrend) Halbleiter – Festwertspeicher 23 Löschen: PWL UPWL>16V n PBL >+10V=Ui n >+10V=UP Ui=+10V UP=+10V U SP → U S 0 = − 4V Schreiben: 8 Zellen benachbarter Zellen sind in getrennt ansteuerbaren P – Wannen untergebracht. Zum unterbinden der Programmierung der Zellen nichtausgewählter Bitleitungen muß die PBL dieser Spalten an eine hohe Spannung U i = 16V gelegt werden. Löschen Anschluß Programmieren selektiert nicht selektiert selektiert nicht selektiert P LL 0 Up Up 0 P BL Ui Ui 0 oder Ui Ui P-Wanne Up 0 0 0 Lesen: Beim Lesen sind PWL und PBL auf Masse PWL = 0, PBL = 0 24 Halbleiterspeicher Die ausgewählte Zelle ist leitend, wenn sie nicht programmiert ist : „0“. Sie ist nicht leitend, wenn sie programmiert ist: „1“. Zustand MNOS – Ttransistor Programmiert gesperrt, kein Stromfluß nicht programmiert leitend, Stromfluß Alternative Zellen für EEPROM: Floating Gate EEPROM: Steuergate fh 10-20nm n+ n n+ n+ p - Si Floating Gate Transistor Auswahl Transisror TA Schreiben: Sh = Vpp Drain auf hND Tunnelstrom in das Gate ⇒ “1“ geschrieben „0“ – Schreiben umgekehrt Halbleiter – Festwertspeicher 25 Flash – EEPROM (blitzartig) Steuer-Gate n n+ Source SiO2 n+ Drain • Schreibgeschwindigkeit mehrere MByte/s • Anzahl zulässiger Schreib/Lese Vorgänge: > 10 5 • Einsatz: Speicherkasten, elektronische Kameras, Chip – Karten. Programmieren: z.B. U p = 19V ,100 µs , t ≤ 1ms (Bitweise) U sp > + 7V Drain ≅ U p Steuer Drain ≅ U p Source ≅ 0V 19V 19V - n+ p n+ 26 Halbleiterspeicher Löschen: Steuergate ≅ 0V (nur ganze Blöcke) Source = 0V Drain = 19V 19V - n+ n+ p Lesen: WL ≅ ( U DO − U S ), Selektiert TA leitend BL: Transistor programmiert, ( U S > 7V ) gesperrt: „1“ BL: Transistor nicht programmiert ( U S < 0V ) leitend: „0“ VDD VDD n+ n+ p