An601: Arria Ii Gx デバイスによるシリアル・デジタル・インタフェースのリファレンス・デザイン

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Arria II GX デバイスによるシリアル・ デジタル・インタフェースの リファレンス・デザイン この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際 には、最新の英語版で内容をご確認ください。 アプリケーション・ノート AN-601-1.3 このシリアル・デジタル・インタフェース（SDI：Serial Digital Interface）リファレ ンス・デザインは、Altera® SDI MegaCore® ファンクションおよび Arria® II GX ビデ オ開発ボードによってビデオ・データを送受信する方法を示します。このリファレ ンス・デザインでは、SDI MegaCore ファンクションの 3 つのインスタンスが使用 されます。トリプル規格 SDI MegaCore ファンクションは、標準精細（SD-SDI）、 高精細（HD-SDI）、および 3Gbps 標準規格（3G-SDI）から構成されています。 このアプリケーション・ノートでは、シリアル・デジタル・インタフェースを各種 類の Arria II GX ビデオ開発 ボードで使用する方法について説明します。Arria II GX ビデオ開発ボードは、Arria II GX FPGA 開発キットにある Arria II GX FPGA ボード、 および別に購入される SDI 高速メザニン・カード（HSMC）から構成されています。 「Arria II GX FPGA Development Kit f Arria II GX FPGA 開発キットについて詳しくは、 User Guide」を参照してください。Arria II GX FPGA ボードについて詳しくは、 「Arria II GX FPGA Development Board Reference Manual」を参照してください。 SDI HSMC について詳しくは、「SDI HSMC Reference Manual」を参照してくださ い。SDI MegaCore ファンクションについて詳しくは、「Serial Digital Interface MegaCore Function User Guide 」を参照するか、またはアルテラの販売代理店にお問 い合わせください。 機能の説明 このリファレンス・デザインは、様々な速度の SDI 動作を制御、テスト、および監 視できる汎用プラットフォームを提供します。図 1 に、SDI リファレンス・デザイ ンの上位レベルブロック図を示します。 101 Innovation Drive San Jose, CA 95134 www.altera.com © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. 2010 年 12 月 Altera Corporation Subscribe 機能の説明 2 . 図 1. ブロック図 Arria II GX Device SDI MegaCore Function (Receive only) GXB Reconfiguration Control Logic SDI Protocol Blocks From SDI Transmitter Transceiver Triple Standard Receiver (Starting Channel Number = 0) SDI MegaCore Function (Receive & Transmitter) User Control Logic 20 Loopback FIFO Buffer VCXO (SDI HSMC) 20 SDI Parallel Data SDI Protocol Blocks Transceiver SDI Protocol Blocks Transceiver To SDI Receiver SDI Serial Data From SDI Transmitter Triple Standard Duplex Loopback Design (Starting Channel Number = 4) serial refclk SDI MegaCore Function (Transmitter only) Pattern Generator 20 SDI Protocol Blocks Transceiver To SDI Receiver Triple Standard Test Pattern Transmitter (Starting Channel Number = 8) clk signal data signal 以下のセクションでは、ブロック図の様々な要素について説明します。 トリプル規格レシーバ トリプル規格の SDI レシーバ MegaCore ファンクションは、SD-SDI、HD-SDI、お よび 3G-SDI のレシーバ・インタフェースを提供しています。 トリプル規格トランスミッタ トリプル規格の SDI トランスミッタ MegaCore ファンクションは 2.970Gbps 1080p、1.485Gbps 1080i、または 270Mbps のデータ・ストリームを出 力します。 トリプル規格デュプレックス・ループバック トリプル規格の SDI デュプレックス MegaCore ファンクションは、全二重の SD-SDI、HD-SDI、および 3G-SDI を提供し、レシーバ - トランスミッタ・ループ バックを示します。受信データはデコード、バッファ、再コーディングされ、そし て送信されます。このインタフェースは、2.970 Gbps、1.485 Gbps または 270 Mbps のレートに対してコンフィギュレーションされています。 イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 機能の説明 3 ループバック FIFO バッファ デコードされたレシーバ・データは FIFO バッファを介してトランスミッタ入力に接 続されます。レシーバがロックされているとき、レシーバ・データが FIFO バッファ に書き込まれます。FIFO バッファが半分になると、トランスミッタはデータのリー ド、エンコード、および送信を実行します。 パターン・ジェネレータ パターン・ジェネレータの IP コアは、2.970 Gbps 1080p、1.485 Gbps 1080i または 270 Mbps のテスト・パターンを出力します。テスト・パターンは、100％カラー バー、75％振幅カラーバー、または SDI パソロジカル・チェックフィールドのフ レームのいずれかになります。 GXB リコンフィギュレーション制御ロジック リコンフィギュレーション・コントロール・ロジックは、デュプレックス・コアの レシーバ部分のリコンフィギュレーション、およびデザイン内の独立したレシーバ のリコンフィギュレーションを処理します。 リコンフィギュレーション・コントロール・ロジックは以下のサブ・ブロックで構 成されています。 ■ sdi_tr_reconfig_multi このトップレベルのデザインには、最大 4 つのレシーバ・ポートのためのアービ トレーション・ロジックが含まれています。また、このブロックは、 ALTGX_RECONFIG メガファンクションを制御するステート・マシンを持ってい ます。 ■ altgx_reconfig このブロックは、DPRIO（Dynamic Partial Reconfigurable I/O）に必要とされる ALTGX_RECONFIG インスタンスです。ALTGX_RECONFIG インスタンスのみ が ALTGX トランシーバの再プログラムに使用できます。 ■ ROM ROM は各ビデオ規格の ALTGX 設定情報を保持します。4 つの ROM が含まれま す。これで、最大 4 本のチャネルがリコンフィギュレーションできます。 ■ Sdi_mif_intercept このブロックは ROM からのリード・データを傍受します。HD に再プログラム するように要求された場合、このブロックは ROM からの出力されるデータが ALTGX リコンフィギュレーション・ブロックに送信される前に、それらのデー タを編集します。このブロックにより、HD の設定に必要な ROM が不要になり ます。 f ALTGX_RECONFIG インスタンスについて詳しくは、「Arria II GX Device Handbook」を参照してください。DPRIO について詳しくは、「SDI MegaCore Function User Guide」、「AN587: DPRIO and Multiple Instances SDI Application」、お よび「AN558: Implementing Dynamic Reconfiguration in Arria II GX Devices」の DPRIO に関するセクションを参照してください。 2010 年 12 月 Altera Corporation イン・システム・プログラマビリティ・ガイドライン 機能の説明 4 ユーザー・コントロール・ロジック このユーザー・コントロール・ロジックは、SDI レシーバおよび SDI のデュプレッ クス・インスタンスから CDR レシーバ・クロック（rx_clk）を受信し、そしてコ ントロール・ビットを含むレシーバ・クロックを VCXO デバイスに送信します。 電圧制御水晶発振器 (VCXO) VCXO デバイスは SDI HSMC に配置されている PLL ベースの同期クロック・ジェネ レータ（ICS810001）です。このデバイスには、直列にカスケード接続される 2 つ の内部周波数逓倍ステージが含まれています。最初のステージは、基準クロックの ジッタ減衰を提供し、ビデオのレート変換に必要な複雑な PLL 逓倍比をサポートす るために最適化されている VCXO の PLL です。第二ステージは、低ジッタかつ高周 波なビデオ出力クロックを提供する FemtoClock™ 周波数逓倍器です。148.5 MHz の VCXO の出力クロックは、3 つのすべての SDI インスタンスの rx_serial_ref_clk と tx_serial_ref_clk クロックに接続されています。 図 2 に、デュプレックス・ループバック FIFO のデザインおよび VXCO デバイスの ブロック図を示します。 図 2. デュプレックス・ループバック FIFO のデザインおよび VXCO デバイスのブロック図 rx_std rx_status rx_serial_refclk rx_data rx_data_valid_out rx_clk sd_genclk_27mhz sd_data_27mhz clk_148_5Mhz 27mhz_gen SDI Transmitter SDI Receiver Serial Data (Input) rx_data SDI_IN data FIFO q tx_data rdclk tx_pclk SDI_OUT Serial Data (Output) wrreq rx_data_valid_out rx_clk wrclk gxb_tx_clkout 27MHz rx_serial_refclk HD/3G tx_serial_refclk SD 74.25MHz/148.5MHz User Control Logic SD HD 3G rx_std/tx_std 148.5MHz 100MHz XTAL on Arria II GX FPGA Board PLL 27MHz 74.25MHz 27MHz ref PLL Data Data Unlocked Locked 148.5MHz 148.5MHz VCXO on SDI HSMC 27MHz XTAL on SDI HSMC 27mhz_gen このモジュールは、SD-SDI のデータを受信するために 27 MHz のパラレル・クロッ クを生成します。sd_genclk_27mhz の出力クロックを使用して、SD-SDI 用の sd_data_27mhz パラレル・データをクロックします。 イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 使用法 5 27mhz_gen モジュールは、次のコンポーネントから構成されています。 ■ data_valid_monitor モジュール — PLL を制御するユーザー・ロジック ■ phase_adjust モジュール —PLL ベースの data_validout 信号を制御するモ ジュール ■ refpll27—FIFO バッファからのsd_data_27mhz データをクロックするための sd_genclock_27mhz クロックを生成する PLL ■ FIFO バッファ 図 3 に、27mhz_gen モジュールのブロック図を示します。 図 3. 27mhz_gen モジュールのブロック図 27Mhz_Gen Module sd_genclk_27Mhz data_valid_monitor data_valid_out phase_adjust phase_up phase_down phase_shift refpll27 phase_step phase_up_down fifo0 rdclk sd_data_27Mhz inclk wrclk data serial_refclk rx_clk rx_data 使用法 この項では、Stratix IV GX オーディオ・ビデオ開発ボードを使用してリファレンス・ デザインを実証するための要件および関連する手順について説明します。この項で は、以下の章で構成されています。 2010 年 12 月 Altera Corporation ■ ハードウェアおよびソフトウェア要件 ■ デザインの取得 ■ ハードウェア設定 ■ リファレンス・デザインの実行 ■ リファレンス・デザインの使用 イン・システム・プログラマビリティ・ガイドライン 使用法 6 ハードウェアおよびソフトウェア要件 デモンストレーションでは、以下のハードウェアとソフトウェアが要求されます。 ■ Arria II GX ビデオ開発ボード —Arria II GX FPGA 開発ボードおよび SDI HSMC ■ SDI MegaCore ファンクション ■ Quartus® II ソフトウェア v10.0 SP1 デザインの取得 図 4 に、リファレンス・デザインのディレクトリ構造を示します。 図 4. ディレクトリ構造 Installation directory. ip Contains the Altera MegaCore IP Library and third-party IP cores. altera Contains the Altera MegaCore IP Library. common Contains shared components. sdi Contains the SDI MegaCore function files. doc Contains all documentation for the SDI MegaCore function. example Contains example designs. a2gx_tr Contains an example design for Arria II GX. ハードウェア設定 図 5 に、Arria II GX FPGA 開発ボードがどのように SDI HSMC に接続されるかを示 します。 イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 使用法 7 図 5. ハードウェア設定 SD HSMC Board Specific Bi-Color LED (D1, D3, D5, D6) User LEDs(D7,D8,D9,D10) Arria II GX FPGA development board f Arria II GX FPGA 開発ボードについて詳しくは、「Arria II GX FPGA Development Board Reference Manual」を参照してください。SDI HSMC について詳しくは、 「SDI HSMC Reference Manual」を参照してください。 2010 年 12 月 Altera Corporation イン・システム・プログラマビリティ・ガイドライン 使用法 8 表 1 では、Arria II GX FPGA 開発ボード上の各 LED の機能、および対応するデュア ル・イン・ライン・パッケージ（DIP）スイッチの設定について説明します。 表 1. Arria II GX FPGA 開発ボード上の LED DIP スイッチ設定 LED 説明 USER_DIP[3:2] = 2 b00 D7 SDI IN 1 リセット中 D8 SDI IN 1 フレーム・ロック D9 SDI IN 1 TRS ロック D10 SDI IN 1 アライメント・ロック D7 SDI IN 2 リセット中 D8 SDI IN 2 フレーム・ロック USER_DIP[3:2] = 2 b01 USER_DIP[3:2] = 2 b10 USER_DIP[3:2] = 2 b11 D9 SDI IN 2 TRS ロック D10 SDI IN 2 アライメント・ロック D7 SDI IN 2 受信された信号の規格 D8 [D7, D8]: 00 = SD-SDI, 01 = HD-SDI, 11= 3G-SDI D9 SDI IN 1 受信された信号の規格 D10 [D9, D10]: 00 = SD-SDI, 01= HD-SDI,11 = 3G-SDI D7 未使用 D8 未使用 D9 内部パターン・ジェネレータの信号の規格 D10 [D9, D10]: 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI 表 2 では、ユーザー定義の各 DIP スイッチ・コントロール（SW2）の機能について 説明します。スイッチが OFF の位置にあるとき、ロジック 1 が選択されます。ス イッチが ON の位置にあるときは、ロジック 0 が選択されます。 表 2. SW2 DIP スイッチ・コントロール USER_DIP 説明 3 ユーザー LED ディスプレーのためのコントロール信号： 2 USER_DIP[3:2] = 00: LED が rx_p0_status を表示 USER_DIP[3:2] = 01: LED が rx_p1_status を表示 USER_DIP[3:2] = 10: LED が rx_p0_std および rx_p1_std を表示 USER_DIP[3:2] = 11: LED が tx_std を表示 1 内部パターン・ジェネレータの信号の規格を変更 0 USER_DIP[1:0]: 00 = SD-SDI, 01 = HD-SDI, 11 = 3G-SDI イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 使用法 9 表 3 では、SDI HSMC 上のボード固有の二色 LED の機能について説明します。 表 3. SDI HSMC 上のボード固有の二色 LED 説明 LED D1 D3 D5 D6 SDI IN 2 は、次の規格で SDI 信号を受信します。 ■ 緑色 = 3G-SDI ■ オレンジ色 = HD-SDI ■ 赤色 = SD-SDI SDI OUT 2 は、次の規格で SDI 信号を送信します。 ■ 緑色 = 3G-SDI ■ オレンジ色 = HD-SDI ■ 赤色 = SD-SDI SDI OUT 1 は、次の規格で SDI 信号を送信します。 ■ 緑色 = 3G-SDI ■ オレンジ色 = HD-SDI ■ 赤色 = SD-SDI SDI IN 1 は、次の規格で SDI 信号を受信します。 ■ 緑色 = 3G-SDI ■ オレンジ色 = HD-SDI ■ 赤色 = SD-SDI 表 4 では、各プッシュ・ボタンの機能について説明します。d 表 4. プッシュ・ボタン プッシュ・ ボタン 2010 年 12 月 Altera Corporation 説明 PB1 100% のカラーバー出力を選択 （デフォルトのカラーバー出力は 75％のカラーバーです） PB2 SDI パソロジカル・チェックフィールドのパターンを選択 PB3 CPU または FPGA ロジックをリセット イン・システム・プログラマビリティ・ガイドライン 使用法 10 リファレンス・デザインの実行 リファレンス・デザインを実行するには、以下の手順を実行します。 1. ボード接続を設定します。ボードの電源をオフにして、次のステップを実行しま す。 a. SDI HSMC を FPGA 開発ボードに接続します。7 ページの図 5 を参照してく ださい。 b. FPGA 開発ボードの背面にある、以下のボード設定を指定します。 ■ DIP スイッチ・バンク （SW4） ■ PCI Express DIP スイッチ・バンク （SW3） ■ JTAG チェイン・ヘッダ・スイッチ・コントロール（J9） ボード設定を表 5 に示すスイッチ・コントロールに一致させます。 c. FPGA 開発ボード (J4) を電源に接続します。 表 5. SW DIP スイッチ・コントロールの設定 ( １ / ２ ) スイッチ 回路図上信号名 説明 デフォルト SW4 1 MAX_DIP0 予約 OFF 2 MAX_DIP1 予約 OFF 3 MAX_DIP2 予約 OFF MAX_DIP3 ON: 電源投入時にフラッシュ・メモリか らユーザー・ハードウェアのページ 1 を ロードします。 OFF 4 OFF: 電源投入時にフラッシュ・メモリか ら出荷時設定をロードします。 5 LCD_PWRMON ON: MAX II EPM2210 System Controller からドライブされる LCD（電源モニ ター） OFF OFF: 未使用 6 USB_DISABLEn 7 8 CLK_ENABLE CLK_SEL ON: エンベデッド USB-Blaster が ディセーブル OFF: エンベデッド USB-Blaster が イネーブル ON: オンボード発振子がイネーブル OFF: オンボード発振子がディセーブル ON: 100 Mhz クロック選択 OFF: SMA 入力クロック選択 OFF ON ON SW3 1 2 PCIE_LED_x1 PCIE_LED_x4 イン・システム・プログラマビリティ・ガイドライン ON: x1 存在の検出をイネーブル OFF: x1 存在の検出をディセーブル ON: x4 存在の検出をイネーブル OFF: x4 存在の検出をディセーブル OFF OFF 2010 年 12 月 Altera Corporation 使用法 11 表 5. SW DIP スイッチ・コントロールの設定 ( ２ / ２ ) スイッチ 3 4 回路図上信号名 PCIE_LED_x8 NC 説明 ON: x8 存在の検出をイネーブル OFF: x8 存在の検出をディセーブル デフォルト OFF OFF 未使用 J9 1 MAX_JTAG_EN 2 3 4 HSMA_JTAG_EN HSMB_JTAG_EN PCIE_JTAG_EN ON: MAX II CPLD EPM2210 システム・ コントローラをバイパス OFF: MAX II CPLD EPM2210 システム・ コントローラを使用 ON: HSMA をバイパス OFF: HSMA を使用 ON: HSMB をバイパス OFF: HSMB を使用 ON: PCI Express をバイパス OFF: 予約 ON OFF ON ON 2. Quartus II ソフトウェアを実行して、リファレンス・デザインをコンパイルしま す。 a. File メニューで Open Project をクリックし、\\a2gxsdi.qpf に移動 し、Open をクリックします。 b. Processing メニューで、Start Compilation をクリックします。 3. Arria II GX の .sof ファイルをダウンロードします。 a. USB-Blaster™ ダウンロード・ケーブルをボードの USB タイプ B コネクタ （J6）に接続します。 b. Tools メニューで、Programmer をクリックします。ファイルは自動的にコン パイル時にソフトウェアによって検出され、ポップアップウィンドウに表示 されます。Start をクリックして、Quartus II が生成したファイルをボードに ダウンロードします。ファイルがポップアップ・ウィンドウに表示されない 場合は、Add File をクリックし、\\a2gxsdi.sof に移動し、そして Open をクリックします。 1 このデザインは揮発性であり、ボードの電源を投入するたびに再ロードす る必要があります。 ステップ 1 でボードを設定した後、次のセクションで説明されているバリアントを 実行します。 パラレル・ループバック パラレル・ループバックのデモを実行するには、以下の手順を実行します。 1. SDI 信号ジェネレータを SDI IN 2 のレシーバ入力（BNC J2）に接続します。 2. SDI 信号アナライザを SDI OUT 2 のトランスミッタ出力（BNC J1）に接続しま す。 3. USER_DIP[3:2] = 2'b01 を指定します。8 ページの表 2 を参照してください。 2010 年 12 月 Altera Corporation イン・システム・プログラマビリティ・ガイドライン 使用法 12 4. パラレル・ループバックのデモが実行されます。LED は以下の状態を示します。 ■ LED D10 は、ポート 2 でレシーバがワード・アラインメントされている場合に 点灯します。 ■ LED D9 は、ポート 2 で受信されたライン・フォーマットが安定している場合に 点灯します。 ■ LED D8 は、ポート 2 でレシーバ・フレーム・フォーマットが安定している場 合に点灯します。 ■ LED D7 は、SDI IN 2 レシーバがリセットしている場合に点灯します。 表 6. パラレル・ループバックのデモ — LED の状態 D7 D8 D9 D10 また、SDI HSMC 上の LED は、次の状態を示します。 ■ LED D1 は、ポート 2 でレシーバ信号の規格が検出された場合に点灯します。 ■ LED D3 は、ポート 2 でトランスミッタ信号の規格が検出された場合に点灯し ます。 テスト・パターン・トランスミッタ テスト・パターン・トランスミッタを実行するには、下記のステップを実行します。 1. SDI 信号アナライザを SDI OUT 1 のトランスミッタ出力（BNC J8）に接続しま す。 2. USER_DIP[3:2] = 2’b11 を指定します。8 ページの表 2 を参照してください。 3. テスト・パターンのデモが実行されます。LED は、以下の状態を示します。 ■ LED D8 および D7 は使用されていません。 ■ LED D10 および D9 は、トランスミッタのポート 1 を介して転送される、内部 パターン・ジェネレータ信号の規格を示します。表 7 を参照してください。 表 7. テスト・パターン・トランスミッタのデモ —LED の状態 SDI OUT 1 D7 Not Used D8 D9 SD D9 D10 HD D10 D9 D10 3G また、SDI HSMC 上の LED D5 は、ポート 1 でトランスミッタ信号の規格が検出 された場合に点灯します。 4. SDI 信号アナライザ上の結果を確認します。 イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 使用法 13 5. デザインのデフォルト出力は 75％カラーバーのテスト・パターンです。テスト・ パターンを変更するには、ボード上のプッシュ・ボタン（PB1 および PB2）を使 用してください。プッシュ・ボタンについて詳しくは、9 ページの表 4 を参照し てください。 Receiver Only Receiver Only のデモを実行するには、下記のステップを実行します。 1. SDI 信号ジェネレータを SDI IN 1 のレシーバ入力（BNC J9）に接続します。 2. USER_DIP[3:2] = 2'b00 を指定します。8 ページの表 2 を参照してください。 3. レシーバのデモが実行されます。LED は、下記の状態を示します。 ■ LED D10 は、ポート 1 でレシーバがワード・アラインメントされている場合に 点灯します。 ■ LED D9 は、ポート 1 で受信されたライン・フォーマットが安定している場合 に点灯します。 ■ LED D8 は、ポート 1 でレシーバ・フレーム・フォーマットが安定している場 合に点灯します。 ■ LED D7 は、SDI IN 1 レシーバがリセットしている場合に点灯します。 表 8. Receiver Only のデモ —LED の状態 D7 D8 D9 D10 また、SDI HSMC 上の LED 06 は、ポート 1 でレシーバ信号の規格が検出された 場合に点灯します。 受信信号の規格 rx_p0_std および rx_p1_std をチェック 受信信号の規格をチェックするには、下記のステップを実行します。 1. SD 入力ソースを SDI IN 1 または SDI IN 2 に接続します。 2. USER_DIP[3:2] = 2'b10 を指定します。8 ページの表 2 を参照してください。 LED は、下記の状態を示します。 ■ LED D10 および D9 は、SDI IN 1 での受信信号の規格を表します。 ■ LED D8 および D7 は、SDI IN 2 での受信信号の規格を表します。 表 9. 受信信号の規格 rx_p0_std および rx_p1_std — LED の状態 SDI IN 1 SDI IN 2 D7 SD 2010 年 12 月 Altera Corporation D7 D8 HD D8 D7 3G D9 D8 SD D9 D10 HD D10 D9 D10 3G イン・システム・プログラマビリティ・ガイドライン まとめ 14 リファレンス・デザインの使用 SD-SDI 規格を使用する場合、SD-SDI データを受信するために、リファレンス・デ ザインを 27mhz_gen モジュールと共に使用して 27MHz のクロックを生成します。 図 6 に、27mhz_gen モジュールでクリーンな 27MHz クロックを生成して SD-SDI パラレル・データを受信する方法を示します。27MHz のクロックおよび SD-SDI パ ラレル・データ（27mhz_gen モジュールからの）は、SDI デュプレックス・インス タンスのトランスミッタに接続し、そしてサードパティに転送され、モニターされ ます。 図 6. リファレンス・デザインを 27mhz_gen モジュールと共に使用 Serial Data (Output) SDI Duplex 27mhz_gen sdi_tx Serial Data (Input) sdi_rx rx_clk rx_clk sd_genclk_27mhz tx_pclk rxdata rxdata sd_data_27mhz txdata rx_data_valid_out tx_serial_refclk rx_std rx_status 2 ‘b00 tx_std rx_data_valid_out clk_148_5Mhz rx_std rx_status rx_serial_refclk rx_serial_refclk 148.5 MHz SD-SDI 規格を使用する場合、GENERATE_SD_27MHZ_CLK パラメータを制御するには、 次のコードを入力します。 GENERATE_SD_27MHZ_CLK =1'b1 通常の SDI 動作を使用する場合、GENERATE_SD_27MHZ_CLK パラメータを制御するに は、次のコードを入力します。 GENERATE_SD_27MHZ_CLK =1'b0 1 通常の SDI 動作をコンパイルする場合、次の行のバック・スラッシュを削除します。 //define clk_148_p まとめ このアプリケーションでは、Arria II GX FPGA ボードおよび SDI HSMC と共に SDI リファレンス・デザインを使用する方法について説明しています。説明されている 様々なバリアントを使用することにより、アルテラ FPGA デザインへの SDI MegaCore ファンクションの統合を評価できます。 イン・システム・プログラマビリティ・ガイドライン 2010 年 12 月 Altera Corporation 改訂履歴 15 改訂履歴 表 10 に、このアプリケーション・ノートの改訂履歴を示します。 表 10. 改訂履歴 日付 バージョン 変更内容 ■ 27mhz_gen モジュールに関する情報を追加 ■ デザイン・ファイルを更新 2010 年 12 月 1.3 2010 年 5 月 1.2 4 ページの図 2 を更新 2010 年 2 月 1.1 4 ページの図 2 を更新 2009 年 12 月 1.0 初版 2010 年 12 月 Altera Corporation イン・システム・プログラマビリティ・ガイドライン 16 イン・システム・プログラマビリティ・ガイドライン 改訂履歴 2010 年 12 月 Altera Corporation