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Arria V デバイスでのトランシーバ・プロトコ ル・コンフィギュレーション
4
2013.05.06
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AV53004
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トランシーバのフィジカル・コーディング・サブレイヤ（PCS）とフィジカル・メディア・ア タッチメント（PMA）は、次の通信プロトコルをサポートする専用回路を備えています。 表4-1: Arria VデバイスでのトランシーバPCS機能 PCSサポート
データ・レート（Gbps）
トランスミッタ・データ パス
PCI Express®（PCIe®）の 2.5（Gen1）、5（Gen2） カスタムSingle Widthお Gen1（x1、x2、x4、およ よびDouble Widthモード びx8）およびGen2（x1、 に同じで、コア・ロ x2、x4、およびx8） ジックに接続するPCI Express（PIPE）2.0用の PHYインタフェースが加 わります。 Gbpsイーサネット （GbE）
1.25、3.125
1
1
レシーバ・データパス
カスタムSingle Widthお よびDouble Widthモード に同じで、コア・ロ ジックに接続するレー ト・マッチFIFOおよび PIPE 2.0が加わります。
カスタムSingle Widthお カスタムSingle Widthお よびDouble Widthモード よびDouble Widthモード に同じ に同じで、レート・ マッチFIFOが加わりま す。
シリアル・デジタル・ 0.27 、1.485、および インタフェース（SDI） 2.97
フェーズ補正FIFOとバイ フェーズ補正FIFOとバイ ト・シリアライザ ト・シリアライザ
SATA
フェーズ補正FIFO、バイ フェーズ補正FIFO、バイ ト・シリアライザ、お ト・デシリアライザ、 よび8B/10Bエンコーダ ワード・アライナ、お よび8B/10Bデコーダ
1.5、3.0、および6.0
0.27（Gbps）のデータ・レートは、ユーザーによってFPGAコアに実装される必要のあるユーザー・ ロジックのオーバーサンプリングを使用してサポートされます。
©
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ISO 9001:2008 登録済
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PCI Express
PCSサポート
データ・レート（Gbps）
トランスミッタ・データ パス
レシーバ・データパス
CPRI（Common Public Radio Interface）
0.6144、1.2288、 カスタムSingle Widthお 2.4576、3.072、4.9152、 よびDouble Widthモード 2 6.144、9.8304 に同じで、トランス ミッタ（TX）確定的レ イテンシが加わりま す。
カスタムSingle Widthお よびDouble Widthモード に同じで、レシーバ （RX）確定的レイテン シが加わります。
OBSAI
0.768、1.536、3.072、 6.144
カスタムSingle Widthお よびDouble Widthモード に同じで、TX確定的レ イテンシが加わりま す。
カスタムSingle Widthお よびDouble Widthモード に同じで、RX確定的レ イテンシが加わりま す。
Serial RapidIO ®（SRIO） 1.25、2.5、3.125
カスタムSingle Widthお カスタムSingle Widthお よびDouble Widthモード よびDouble Widthモード に同じ に同じ
XAUI
3.125
ソフトPCSを使用して実 ソフトPCSを使用して実 装されます。 装されます。
10GBASE-R
10.3125
ソフトPCSを使用して実 ソフトPCSを使用して実 装されます。 装されます。
関連情報
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドに沿ってこの章を使用してください。 • Arria Vデバイスの機能 • Arria V Device Handbook: Known Issues Arria Vデバイス・ハンドブックで更新される章を示します。
PCI Express Arria Vデバイスには、性能、使いやすさ、および多機能化のためにデザインされたPCIeハードIP があります。ハードIPは、メディア・アクセス・コントロール（MAC）レーン、データ・リン ク、およびトランザクション・レイヤから構成されています。PCIeハードIPは、最大 x8レーン・ コンフィギュレーションのエンドポイントおよびルート・ポートをサポートしています。PCIeエ ンドポイント・サポートには、最大8つの機能とGen2 x4レーン・コンフィギュレーションのマル チファンクション・サポートが含まれています。 2
9.8304 GbpsのCPRI実装（10 Gbpsチャネルのみでサポートされている）は、PMAダイレクト・モー ドを使用して実装されます。PMAはFPGAファブリックと直接接続しているため、必要なPCS機能を ユーザー・ロジック（ソフトPCS）に実装する必要があります。
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PCI Express
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図 4-1: Arria VデバイスでのPCIeマルチファンクション External System
Local Peripheral 2
ATA
USB
Bridge to PCIe
Local Peripheral 1
GbE
CAN
PCIe Link
PCIe EP
Root Complex
PCIe RP
Memory Controller
SPI
GPIO
Host CPU
I ²C
FPGA Device
Arria V PCIeハードIPは、コア・ロジックから独立して動作するので、Arria Vデバイスが他のFPGA の部分でのプログラミング・ファイルをロードしている時に、PCIeリンクを100 ms以内にウェー クアップさせてリンク・トレーニングを完了することができます。 更に、Arria VデバイスのPCIeハードIPは、誤り訂正コード（ECC）を使用してエンド・ツー・エン ドのデータパスの保護を改善します。
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PIPEトランシーバ・データパス
PIPEトランシーバ・データパス 図 4-2: PCIeハードIPコンフィギュレーションでのトランシーバ PCIe Gen2は、PCS–ハードIPインタフェースを介してのみサポートされています。 Functional Mode
PIPE
2.5 for Gen1
Data Rate (Gbps)
Number of Bonded Channels
5 for Gen2
x1, x2, x4, x8
PMA–PCS Interface Width
10-Bit
Automatic Synchronization State Machine (/K28.5+/K28.5-/)
Word Aligner (Pattern)
8B/10B Encoder/Decoder
Enabled
Rate Match FIFO
Enabled
PCIe Hard IP
Byte SERDES
PCS–Hard IP or PCS–FPGA Fabric Interface Width (Per lane) PCS–Hard IP or PCS–FPGA Fabric Interface Frequency
Disabled
Enabled
Disabled
Enabled
8-Bit
16-Bit
250 MHz
Gen 1 - 125 MHz, Gen 2 - 250 MHz
トランシーバ・データパスのクロッキングは、非結合（x1）コンフィギュレーションと結合（x2、 x4、およびx8）コンフィギュレーションとでは異なります。 トランシーバ・チャネルのデータパス 図 4-3: PIPEコンフィギュレーションでのトランシーバ・データパス
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
tx_serial_data
Serializer
TX Bit Slip
8B/10B Encoder
Transmitter PMA
Receiver PCS
RX Phase Compensation FIFO
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Byte Serializer
TX Phase Compensation FIFO
PIPE Interface
FPGA Fabric
PCI Express Hard IP
Transmitter PCS
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PCIeでサポートされている機能
4-5
関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
PCIeでサポートされている機能 2.5 Gbps（Gen1）および5 Gbps（Gen2）のデータ・レートでのPIPEコンフィギュレーションは、 以下の機能をサポートしています： • • • • • • • • •
PCIe準拠同期ステート・マシン ±300 ppm—計600 ppm—のクロック・レート補正 8ビットのFPGAファブリック–トランシーバ・インタフェース 16ビットのFPGAファブリック–トランシーバ・インタフェース トランスミッタ・バッファの電気的アイドル レシーバ検出 準拠パターン送信時の8B/10Bエンコーダ・ディスパリティ制御 パワー・ステート管理（電気的アイドルのみ） レシーバ・ステータス・エンコーディング
PIPEインタフェース PIPEコンフィギュレーションでは、各チャネルに、PHY-MAC層とトランシーバ・チャネルPCSお よびPMAブロックの間でデータ、制御信号、およびステータス信号を転送するPIPEインタフェー ス・ブロックが設けられています。 PIPEインタフェース・ブロックは、PIPE仕様のバージョン2.0に準拠しています。PIPEハードIPブ ロックを使用している場合、PHY-MAC層はハードIPブロックに実装されます。その他の場合は、 FPGAファブリックのソフトIPを使用してPHY-MAC層を実装できます。 PIPEハードIPブロックを使用している場合、PHY-MAC層はハードIPブロックに実装されます。そ の他の場合は、FPGAファブリックのソフトIPを使用してPHY-MAC層を実装できます。これは、 Quartus IIソフトウェアの将来のバージョンでサポートされる予定です。 注: PIPEインタフェース・ブロックはPIPEコンフィギュレーションでのみ使用され、バイパスす ることはできません。 PIPEインタフェース・ブロックは、PHY-MAC層とトランシーバの間でデータ、制御信号、および ステータス信号を転送することに加えて、PCIe準拠物理層デバイスに要求される以下の機能を実 装します： トランスミッタ・バッファを強制的に電気的アイドル状態にします 受信検出シーケンスを開始します 準拠パターン送信時に8B/10Bエンコーダ・ディスパリティ制御をコントロールします PCIeパワー・ステートを管理します（電気的アイドルのみ） 受信検出やpipe_phystatus信号上のパワー・ステート遷移など、各種のPHY動作の完了を 示します • PCI Express（PIPE）仕様に規定されている通り、pipe_rxstatus[2:0]信号にレシーバ・ス テータスおよびエラー状態をエンコードします • • • • •
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トランスミッタの電気的アイドルの生成
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トランスミッタの電気的アイドルの生成 電気的アイドルの入力信号がアサートされると、PIPEインタフェース・ブロックは、そのチャネ ルのトランスミッタ・バッファを電気的アイドル状態にします。 電気的アイドル中、トランスミッタ・バッファの差動およびコモン・コンフィギュレーションの 出力電圧レベルは、PCIeのGen2のデータ・レートについてPCIeベース仕様2.1に準拠します。 PCIe仕様では、特定のパワー・ステートにおいてトランスミッタ・バッファが電気的アイドルに なっていることが要求されます。
パワー・ステート管理 PCIe仕様は、P0、P0s、P1、およびP2の4つのパワー・ステートを定義します。 物理層デバイスは、消費電力を最小化するためにこれらのパワー・ステートをサポートする必要 があります。 • P0は通常動作状態で、この場合、パケット・データはPCIeリンク上で転送されます。 • P0s、P1、およびP2は低パワー・ステートで、物理層は消費電力を最小化するためにPHY-MAC 層の指示に従って、このステートに遷移しなければなりません。 トランシーバのPIPEインタフェースには、PIPEコンフィギュレーションにコンフィギュレーショ ンされた各トランシーバ・チャネル用の入力ポートが設けられています。 注: P0パワー・ステートからより低パワー・ステート（P0s、P1、およびP2）に遷移する場合、 PCIe仕様で、物理層デバイスに省電力手段を実装することが要求されます。トランシーバ は、より低いパワー・ステートでトランスミッタ・バッファを電気的アイドル状態にするこ と以外は、これらの省電力手段を実装しません。
準拠パターンの送信サポートに対する8B/10Bエンコーダの使用 リンク・トレーニングおよびステータス・ステート・マシン（LTSSM）がポーリング準拠サブス テート状態になると、PCIeトランスミッタは準拠パターンを送信します。ポーリング準拠サブス テートでは、トランスミッタがPCIeの電圧およびタイミング仕様に電気的に準拠しているかどう か評価します。
レシーバ・ステータス PCIe仕様で、PHYは、3ビットのステータス信号（pipe_rxstatus[2:0]）上にレシーバ・ス テータスをエンコードすることが要求されます。 このステータス信号は、PHY-MAC層によって使用されます。PIPEインタフェース・ブロックは、 トランシーバ・チャネルPCSおよびPMAブロックからステータス信号を受信して、FPGAファブ リックに対してpipe_rxstatus[2:0]信号上でステータスをエンコードします。 pipe_rxstatus[2:0]信号上でのステータス信号のエンコーディングは、PCIe仕様に準拠して います。
受信検出 Arria VトランシーバのPIPEインタフェース・ブロックは、レシーバ検出動作において、LTSSMの 検出サブステート時にPCIeプロトコルで必要になる入力信号（pipe_txdetectrx_loopback） を提供します。 Altera Corporation
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最大 ±300 ppmのクロック・レート補正
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P1パワー・ステート時に、pipe_txdetectrx_loopback信号がアサートされると、PCIeイン タフェース・ブロックは、そのチャネル内のトランスミッタ・バッファに対して受信検出シーケ ンスを開始するようコマンド信号を送信します。P1パワー・ステートでは、トランスミッタ・ バッファは常に電気的アイドル状態である必要があります。 受信検出回路は、このコマンド信号を受信した後、トランスミッタ・バッファの出力にステップ 電圧を生成します。アクティブなレシーバ（PCIe入力インピーダンス要求に適合するもの）が遠 端に存在している場合、トレース上のステップ電圧の時定数は、レシーバが存在しない場合のス テップ電圧の時定数よりも大きくなります。レシーバ検出回路は、トレース上に現れるステップ 電圧の時定数を監視し、レシーバが検出されたかどうかを判断します。レシーバ検出回路の監視 は、動作のために125 MHzのクロックが必要で、これはfixedclkポートにドライブする必要が あります。 注: レシーバ検出回路を確実に動作させるために、シリアル・リンク上のAC結合コンデンサお よびシステムで使用しているレシーバの終端値は、PCIeベース仕様2.1に準拠していなけれ ばなりません。 PCI Express PHY（PIPE）IPコアは、1ビットPHYステータス信号（pipe_phystatus）および3 ビット・レシーバ・スタータス信号（pipe_rxstatus[2:0]）を提供して、PIPE 2.0仕様に準 拠してレシーバが検出さたかどうかを示します。
最大 ±300 ppmのクロック・レート補正 PCIeプロトコルに準拠して、レシーバ・チャンネルは、アップストリーム・トランスミッタ・ク ロックとローカル・レシーバ・クロック間の最大±300 PPM のわずかなクロック周波数の差を補 正するために、レート・マッチFIFOを備えています。 関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
PCIeリバース・パラレル・ループバック PCIeリバース・パラレル・ループバックは、Gen1のデータ・レートでのPCIe機能コンフィギュ レーションのみで使用可能です。受信されるシリアル・データはレシーバCDR、デシリアライ ザ、ワード・アライナ、およびレート・マッチFIFOバッファを経由します。そして、トランス ミッタ・シリアライザにループ・バックして、トランスミッタ・バッファを経由して送信されま す。受信されるデータは、ポートを経由してFPGAファブリックでも使用可能です。 このループバック・モードは、PCIe仕様2.1に準拠しています。 Arria Vデバイスは、pipe_txdetectrx_loopback入力信号を提供して、このループバック・ モードをイネーブルします。P1パワー・ステートでpipe_txdetectrx_loopback信号がアサー トされると、レシーバ検出が実行されます。 P0パワー・ステートでこの信号がアサートされる 場合は、リバース・パラレル・ループバックが実行されます。 注: PCIeリバース・パラレル・ループバックは、PIPEコンフィギュレーションでサポートされて いる唯一のループバック・オプションです。
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PIPEトランシーバのチャネル配置のガイドライン
図 4-4: PIPEリバース・パラレル・ループバック・モードのデータパス
Serializer
8B10B Encoder
Byte Serializer
Reverse Parallel Loopback Path
CDR
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
Receiver PMA
Deserializer
TX Phase Compensation FIFO
Transmitter PMA
Receiver PCS
RX Phase Compensation FIFO
PIPE Interface
FPGA Fabric
PCI Express Hard IP
Transmitter PCS
PIPEトランシーバのチャネル配置のガイドライン 表4-2: PCIe Gen1でのPIPEチャネル配置 Quartus IIソフトウェアでの配置は、このようにチャネル使用量が高い結果、デザインと異なる場合 があります。 コンフィギュレーション データ・チャネルの配置 使用するチャネルの最小 マスタ用のデフォルト・ロジカ 数 ル・データ・チャネル数
x1
任意のチャネル
2（1個のデータ・チャ Data_channel[0] ネル、1個のクロッ ク・チャネル）
x2
2 個連続のチャネル
3（2個のデータ・チャ Data_channel[1] ネル、1個のクロッ ク・チャネル）
x4
4個連続のチャネル
5（4個のデータ・チャ Data_channel[1] ネル、1個のクロッ ク・チャネル）
x8
8個連続のチャネル
9（8個のデータ・チャ Data_channel[0] ネル、1個のクロッ ク・チャネル）
マスタ・チャネル用のデフォルト・データ・チャネル数をオーバーライドするには、以下を実行 します： 1. CMU PLLの同じバンクにマスタ・チャネルを割り当てます。 2. 以下のQuartus II QSFアサインメントを適用します： set_parameter -name master_ch_number -to <"test:pcie_i|altera_xcvr_pipe:test_inst|av_xcvr_pipe_nr:pipe_nr_inst| av_xcvr_pipe_native:transceiver_core">
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PIPEトランシーバのチャネル配置のガイドライン
4-9
PCIe HIP x8と同じPIPE配置をサポートするには、以下の2つのQuartus II QSFアサインメントを使用 します： set_parameter -name master_ch_number 4 -to <"test:pcie_i|altera_xcvr_pipe:test_inst|av_xcvr_pipe_nr:pipe_nr_inst| av_xcvr_pipe_native:transceiver_core”> set_parameter -name dummy_ch_required 1 -to <"test:pcie_i|altera_xcvr_pipe:test_inst|av_xcvr_pipe_nr:pipe_nr_inst| av_xcvr_pipe_native:transceiver_core"> 注: PCIeのハードIP実装および制約について詳しくは、Arria Vデバイスでのトランシーバ・アー キテクチャの章の「トランシーバ・バンク」の項を参照してください。 以下の4つの図は、PIPE x1、x2、x4、およびx8コンフィギュレーションでのチャネル配置の例を 示しています。 図 4-5: PIPE x1のチャネル配置の例 青色影付きのチャネルは高速シリアル・クロックを提供します。灰色影付きのチャネルはデー タ・チャネルです。トランシーバ・バンクの使用可能な任意のチャネルにPIPEデータ・チャネル を配置できます。 Arria V Device Transceiver Bank
Ch4 PIPE x1
CMU PLL
Ch4
Ch3
Ch3
Ch2
Ch2
Ch1
Ch1
Ch0
Ch0
Transceiver Bank
Ch5
Ch4
Ch4
Ch3
Ch3
Ch1 Ch0
Ch2 CMU PLL
Ch1
CMU PLL
PIPE x1
Ch0
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PIPE x1 CMU PLL
Transceiver Bank
Ch5
Ch2 PIPE x1
Transceiver Bank
Ch5
Ch5
Altera Corporation
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PIPEトランシーバのチャネル配置のガイドライン
図 4-6: PIPE x2のチャネル配置の例 Arria V Device Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch5
Ch4
Ch4
Ch4
Ch3
Ch3
Ch3
Ch2
Ch2
Ch2
Ch1PCS Master Master CGB
Ch1
Ch1
Ch0
Ch0
Ch0
Transceiver Bank
CMU PLL
Data Ch1 Ch5
Data Ch0 Ch4PCS Master Master CGB Ch3
Transceiver Bank
Ch5 Ch4PCS Master Master CGB
Ch2
Ch3
Ch1
Ch2
Ch0
Ch1
Ch5
Slave CGB
Data Ch0 Ch4PCS Master Master CGB Slave CGB Data Ch1 Ch3 Ch2 Ch1
CMU PLL
CMU PLL
Ch0
CMU PLL
Ch0
図 4-7: PIPE x4のチャネル配置の例 青色影付きのチャネルは高速シリアル・クロックを提供します。灰色影付きのチャネルはデー タ・チャネルです。 Arria V Device Transceiver Bank
Ch5 Ch4
Ch5 CMU PLL
Ch3 PIPE x4
Ch4 Ch3
Ch2 Ch1
Transceiver Bank
Ch2 Master
Ch0
Ch1 Ch0 PIPE x4
Transceiver Bank
Ch5 Ch4
PIPE x4
Ch5 Master
Ch4
Ch3
Ch3
Ch2
Ch2
Ch1 Ch0
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Transceiver Bank
CMU PLL
Ch1
Master
CMU PLL
Ch0
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4-11
PCIeでサポートされているコンフィギュレーションおよび配置のガイドライン
図 4-8: PIPE x8のチャネル配置の例 青色影付きのチャネルは高速シリアル・クロックを提供します。灰色影付きのチャネルはデー タ・チャネルです。 Arria V Device Transceiver Bank
Arria V Device Transceiver Bank
Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch5
Ch5
Ch4
Ch4
Ch4
Ch4 CMU PLL / Master
Ch3
Ch3
Ch3
Ch3
Ch2
Ch2
Ch2
Ch2
Ch1
Ch1
Ch1
Ch1
Ch0
Ch0
Ch0
Ch0
PIPE x8
PIPE x8 Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch4 Ch3
Transceiver Bank
PIPE x8
Transceiver Bank
Ch5
Ch5
Ch4
Ch4 CMU PLL / Master
Ch4
Ch3
Ch3
Ch3
Ch2
Ch2
Ch2
Ch2
Ch1 CMU PLL / Master
Ch1 CMU PLL / Master
Ch1
Ch1
Ch0
Ch0
Ch0
Ch0
PIPE x8
関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
PCIeでサポートされているコンフィギュレーションおよび配置のガイドライン Quartus IIソフトウェアによる配置は、デザインとデバイスによって異なります。 以下の図は、 x1、x2、x4、およびx8の結合コンフィギュレーション、およびチャネル配置のガイドラインでサ ポートされているトランシーバ・チャネルとPCIeハードIPブロックの配置例を示しています。 Quartus IIソフトウェアは、データ・チャネルと異なるチャネルにCMU PLLを自動的に配置しま す。 注: この項では、デバイスでトップおよびボトムPCIeハードIPブロックの両方を 個別に使用する場合の、サポートされているPCIeチャネル配置を示します。 以下の図では、青色影付きのチャネルは高速シリアル・クロックを提供し、灰色影付き のチャネルはデータ・チャネルを示しています。
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4-12
PCIeでサポートされているコンフィギュレーションおよび配置のガイドライン
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図 4-9: x1ガイドラインでサポートされているPCIe HIP
Transceiver Bank GXB_L0/R0
Ch5 Ch4 Ch3 Ch2 Ch1 Ch0
Transceiver Bank GXB_L0/R0
Ch5 Ch4 Ch3 Ch2 PCIe x1
Ch1
CMU PLL
Ch0
Master
PCIe Hard IP
図 4-10: x2およびx4ガイドラインでサポートされているPCIe HIP
Transceiver Bank GXB_L0/R0
Ch5 Ch4 Ch3 Ch2 Ch1 Ch0
Transceiver Bank GXB_L0/R0
Ch5 Ch4
CMU PLL
Ch3 Ch2 PCIe x4
Ch1 PCIe x2
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PCIe Hard IP Master
Ch0
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PIPEのトランシーバ・クロッキング
4-13
図 4-11: x8ガイドラインでサポートされているPCIe HIP
Transceiver Bank GXB_L1/R1
Ch5 Ch4 Ch3 Ch2 Ch1 Ch0
Transceiver Bank GXB_L0/R0
PCIe x8
Ch5 Ch4 CMU PLL
Master
Ch3 Ch2 Ch1
PCIe Hard IP
Ch0
PCIe Gen1およびGen2では、デバイスでトップおよびボトムのハードIPブロックを両方使 用する場合、可能なx1およびx4結合コンフィギュレーションに制約があります。 関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
PIPEのトランシーバ・クロッキング この項では、PIPEコンフィギュレーションでのトランシーバ・クロッキングについて説明しま す。 PIPE ×1コンフィギュレーション トランシーバ・クロッキング・コンフィギュレーションでのシリアル・クロックは、データ・ チャネルとは異なるチャネルのCMU PLLによって提供されます。データ・チャネルのローカル・ クロック・ディバイダ・ブロックは、この高速クロックからパラレル・クロックを生成して、両 方のクロックをデータ・チャネルのPMAとPCSに分配します。
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PIPEのトランシーバ・クロッキング
図 4-12: PIPE ×1コンフィギュレーションでのトランシーバ・クロッキング・コンフィギュレーショ ン Transmitter PMA
x1 Clock Line
Serializer
8B/10B Encoder
Byte Serializer
TX Phase Compensation FIFO
PIPE Interface
PCIe hard IP
tx_coreclk
TX Bit Slip
Transmitter Standard PCS
FPGA Fabric
/2
Central/ Local Clock Divider CMU PLL
Clock Divider
Parallel and Serial Clocks (From the x6 or xN Clock Lines)
PIPE Interface
PCIe hard IP
Transmitter PMA
Serializer
TX Bit Slip
8B/10B Encoder
tx_coreclk
Byte Serializer
TX Phase Compensation FIFO
Transmitter Standard PCS
/2
Central/ Local Clock Divider CMU PLL
Parallel Clock Serial Clock Parallel and Serial Clocks
Clock Divider
Parallel and Serial Clocks (From the x6 or xN Clock Lines)
PIPE ×4コンフィギュレーション PIPE x4結合コンフィギュレーションでは、クロッキングはレシーバ・チャネルごとに独立して います。クロッキングおよびコントロール信号は、トランスミッタ・チャネルのみで結合してい ます。
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PIPEのトランシーバ・クロッキング
4-15
図 4-13: PIPE ×4コンフィギュレーションでのトランシーバ・クロッキング・コンフィギュレーショ ン
Clock Divider
Serializer
Transmitter PMA
/2
Central/ Local Clock Divider CMU PLL
Clock Divider
PIPE Interface
TX Bit Slip
8B/10B Encoder
tx_coreclk
Byte Serializer
TX Phase Compensation FIFO
Transmitter Standard PCS
Transmitter PMA
Serializer
Ch3
/2
Central/ Local Clock Divider CMU PLL
Clock Divider
PIPE Interface
Transmitter PMA
/2
Central/ Local Clock Divider CMU PLL
Clock Divider
PIPE Interface
TX Bit Slip
8B/10B Encoder
tx_coreclk
Byte Serializer
TX Phase Compensation FIFO
(Master) Transmitter Standard PCS
Transmitter PMA
Serializer
Ch1
/2
Central/ Local Clock Divider CMU PLL
Clock Divider
PIPE Interface
8B/10B Encoder
Byte Serializer
TX Phase Compensation FIFO
Transmitter Standard PCS
Transmitter PMA
Serializer
Ch0
tx_coreclk
TX Bit Slip
8B/10B Encoder
tx_coreclk
Byte Serializer
TX Phase Compensation FIFO
Transmitter Standard PCS
Serializer
Ch2
TX Bit Slip
PCIe hard IP
TX Bit Slip
8B/10B Encoder
Byte Serializer
TX Phase Compensation FIFO
Transmitter Standard PCS
PIPE Interface
PCIe hard IP
tx_coreclk
PCIe hard IP
×6 Clock Line ×1 Clock Line
Central/ Local Clock Divider
Ch4
PCIe hard IP
Transmitter PMA
/2
CMU PLL
PCIe hard IP
TX Bit Slip
8B/10B Encoder
Byte Serializer
TX Phase Compensation FIFO
PIPE Interface
PCIe hard IP
tx_coreclk
Transmitter Standard PCS
Serializer
Transceiver Bank Ch5
FPGA Fabric
/2
Central/ Local Clock Divider CMU PLL
Clock Divider Parallel Clock Serial Clock Parallel and Serial Clocks
PIPE ×8コンフィギュレーション PIPE x8結合コンフィギュレーションでは、PMAとPCSブロックのクロッキングはレシーバ・チャ ネルごとに独立しています。クロッキングとコントロール信号はトランシーバ・チャネルのみで 結合しています。 Arria Vデバイスでのクロッキングについて詳しくは、Arria Vデバイスでのトランシーバ・クロッ キングの章を参照してください。
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PIPEのトランシーバ・クロッキング
図 4-14: PIPE ×8コンフィギュレーションでのトランシーバ・クロッキング・コンフィギュレーショ ン Transceiver Bank
FPGA Fabric
×N Clock Line ×1 Clock Line
Ch5
Transmitter PCS
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Clock Divider
Transmitter PCS
Ch4
Transmitter PMA Serializer
Central Clock Divider CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA Serializer
Local Clock Divider PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock High-Speed Serial Clock
Transmitter PCS
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Clock Divider
(Master) Transmitter PCS
Ch1
Transmitter PMA Serializer
Central Clock Divider CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Clock Divider
Transceiver Bank Ch5
×1 Clock Line
Transmitter PCS
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock High-Speed Serial Clock
Transmitter PCS
Transmitter PMA Serializer
Central Clock Divider CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock High-Speed Serial Clock
Transmitter PCS
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Ch1
Clock Divider
Low-Speed Parallel Clock High-Speed Serial Clock
Transmitter PCS
Transmitter PMA Serializer
Central Clock Divider CMU PLL
Ch0
Clock Divider
Transmitter PCS
Transmitter PMA Serializer
Local Clock Divider CMU PLL
Clock Divider Parallel Clock Serial Clock Parallel and Serial Clocks
関連情報
• アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「PCI Express PHY IPコア」の章 • Arria Vデバイスでのトランシーバ・クロッキング
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Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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ギガビット・イーサネット
4-17
ギガビット・イーサネット IEEE 802.3仕様では、1000BASE-X PHYは、ギガビット・イーサネット・システムでさまざまな物 理媒体とMACを接続する中間層または遷移層として定義されています。この層によって、MAC層 は下層にある媒体の特定の性質からシールドされます。1000BASE-X PHYはPCS、PMA、および PMDのサブレイヤに分割されます。 PCSサブレイヤは、GMII（Gigabit Medium Independent Interface）を通じてMACと接続します。 1000BASE-X PHYは、1 Gbpsおよび2.5 Gbpsの物理インタフェースのデータ・レートを定義します。 図 4-15: GbE OSIの参照モデルの1000BASE-X PHY
OSI Reference Model Layers
LAN CSMA/CD Layers Higher Layers LLC
Application
MAC (Optional)
Presentation
MAC
Session
Reconciliation
Transport
GMII
Network
PCS
Data Link
PMA
Physical
PMD
1000 Base-X PHY
トランシーバはGbE機能モードにコンフィギュレーションされると、IEEE 802.3仕様に定義されて いる以下のPCSおよびPMA機能をサポートする回路を内蔵します。 • 8B/10Bエンコードおよびデコード • 同期化 • アップストリーム・トランスミッタおよびローカル・レシーバのクロック周波数補正（レー ト・マッチング） • レシーバPMDによって転送されたエンコードされたデータからのクロック・リカバリ • シリアル変換およびパラレル変換 注: トランシーバは、自動ネゴシエーション・ステート・マシン、衝突検出、およびキャリア・ センスなど、上記以外のPCS機能のビルトイン・サポートを備えていません。これらの機能 を使用する場合には、FPGAファブリックまたは外部回路にそれらを実装する必要がありま す。
Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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4-18
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ギガビット・イーサネットのトランシーバ・データパス
図 4-16: GbEコンフィギュレーションでのトランシーバ・ブロック
Functional Mode
GbE-1.25 Gbps
GbE-3.125 Gbps
10 bit
10 bit
1.25
3.125
x1
x1
Disabled
Disabled
Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/)
Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/)
Enabled
Enabled
Enabled
Enabled
Byte SERDES
Disabled
Enabled
Byte Ordering
Disabled
Disabled
8-bit
16-bit
125
156.25
PMA-PCS Interface Width Data Rate (Gbps) Number of Bonded Channels Low Latency PCS
Word Aligner (Pattern Length)
8B/10B Encoder/Decoder Rate Match FIFO
FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz)
ギガビット・イーサネットのトランシーバ・データパス 図 4-17: GbE-1.25 Gbpsコンフィギュレーションでのトランシーバ・データパス FPGA Fabric
Transmitter Channel PMA
Transmitter Channel PCS TX Phase Compensation FIFO wrclk rdclk
8B/10B Encoder
Serializer
tx_coreclk[0] Low-Speed Parallel Clock
High-Speed Serial Clock Local Clock Divider
tx_clkout[0] FPGA Fabric–Transceiver Interface Clock Receiver Channel PCS
rx_coreclk[0]
RX Phase Compensation FIFO
8B/10B Decoder
Rate Match FIFO
Word Aligner
Receiver Channel PMA Deserializer
CDR
Parallel Recovered Clock Low-Speed Parallel Clock
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Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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ギガビット・イーサネットのトランシーバ・データパス
4-19
図 4-18: GbE-3.125 Gbpsコンフィギュレーションでのトランシーバ・データパス FPGA Fabric
Transmitter Channel PMA
Transmitter Channel PCS TX Phase Compensation FIFO wrclk rdclk
Byte SERDES
8B/10B Encoder
Serializer
tx_coreclk[0]
High-Speed Serial Clock
Low-Speed Parallel Clock
Local Clock Divider
tx_clkout[0] FPGA Fabric–Transceiver Interface Clock Receiver Channel PCS RX Phase Compensation FIFO
rx_coreclk[0]
8B/10B Decoder
Byte SERDES
Rate Match FIFO
Word Aligner
Receiver Channel PMA Deserializer
CDR
Parallel Recovered Clock Low-Speed Parallel Clock
表4-3: GbEコンフィギュレーションでのトランシーバ・データパスのクロック周波数 機能モード
データ・レート 高速シリアル・クロッ ク周波数
パラレル・リカバリ・ FPGAファブリック-トラ クロックおよび低速パ ンシーバ間インタフェー ラレル・クロック周波 スのクロック周波数 数
GbE-1.25 Gbps 1.25 Gbps
625 MHz
125 MHz
125 MHz
GbE-3.125 Gbps 3.125 Gbps
1562.5 MHz
312.5 MHz
156.25 MHz
8B/10Bエンコーダ GbEモードでは、8B/10Bエンコーダは、トランスミッタ・フェーズ補正FIFOから8ビット・データ と1ビットのコントロール識別子をクロック・インし、10ビットのエンコードされたデータを生 成します。10ビットのエンコードされたデータはシリアライザに供給されます。 8B/10Bエンコーダの機能について詳しくは、 Arria Vデバイスのトランシーバ・アーキテクチャの 章を参照してください。 レート・マッチFIFO GbEコンフィギュレーションでは、レート・マッチFIFOは、アップストリーム・トランスミッタ とローカル・レシーバの基準クロック間の周波数差を最大±100 ppm（計200 ppm）まで補正する ことができます。GIGEプロトコルでは、トランスミッタはIEEE 802.3仕様で規定される規則に従っ て、パケット間ギャップ時にアイドル・オーダ・セット/I1/（/K28.5/D5.6/）および/I2/ （/K28.5/D16.2/）を送信する必要があります。 レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンがrx_syncstatus信号を Highにドライブすることにより同期の達成を示した後に開始されます。レート・マッチャは、 レート・マッチFIFOのオーバーフローまたはアンダーランを防止するためにシンボルを1個だけ 削除することが必要な場合でも、/I2/オーダ・セットの両方のシンボル（/K28.5/および/D16.2/） を削除または挿入します。レート・マッチャは、レート・マッチ動作を実行するのに必要な数 の/I2/オーダ・セットを挿入または削除できます。 Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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4-20
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ギガビット・イーサネットのトランシーバ・データパス
2つのフラグがFPGAファブリックに転送されます： • rx_rmfifodatadeleted - レート・マッチFIFOの削除イベントを示すために/I2/オーダ・セッ トの削除ごとに2クロック・サイクル間アサートされます。 • rx_rmfifodatainserted - レート・マッチFIFOの挿入イベントを示すために/I2/オーダ・ セットの挿入ごとに2クロック・サイクル間アサートされます。 レート・マッチFIFOについて詳しくは、 Arria Vデバイスでのトランシーバ・アーキテクチャの章 を参照してください。 GbEプロトコル—オーダ・セットとスペシャル・コード・グループ 表4-4: GbEオーダ・セット 以下のオーダ・セットとスペシャル・コード・グループは、IEEE 802.3仕様で規定されています。 コード
オーダ・セット
コード・グルー プ数
エンコーディング
/C/
コンフィギュレーション
—
/C1/と/C2/が交互
/C1/
コンフィギュレーション1
4
/K28.5/D21.5/Config_Reg
/C2/
コンフィギュレーション2
4
/K28.5/D2.2/Config_Reg
/I/
IDLE
—
/I1/を修正、/I2/を保存
/I1/
IDLE 1
2
/K28.5/D5.6/
/I2/
IDLE 2
2
/K28.5/D16.2/
-
カプセル化
—
—
/R/
Carrier_Extend
1
/K23.7/
/S/
Start_of_Packet
1
/K27.7/
/T/
End_of_Packet
1
/K29.7/
/V/
Error_Propagation
1
/K30.7/
3
表4-5: GbEモードでの同期ステート・マシンのパラメータ 同期ステート・マシンのパラメータ
3
設定
受信後同期が達成される有効な{/K28.5/, /Dx,y/}オーダ・セット数
3
受信後同期が失われるエラー数
4
受信後エラー・カウントを1減少させる、連続する正常コード・グループ 数
4
Config_Reg値を表す2つのデータ・コード・グループ
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XAUI
4-21
図 4-19: GbEモードの同期ステート・マシン この図は、IEEE 802.3-2008仕様の「図36–9」からのものです。1000BASE-X実装について詳しく は、IEEE 802.3-2008仕様の36項を参照してください。 power_on=TRUE + mr_main_reset=TRUE + (signal_detectChange=TRUE mr_loopback=FALSE PUDI) LOSS_OF_SYNC (PUDI * signal_detect=FAIL * mr_loopback=FALSE + PUDI(![/COMMA/])
PUDI(![/D/])
sync_status ⇐FAIL rx_even ⇐! rx_even SUDI (signal_detect=OK + mr_loopback=TRUE) PUDI([/COMMA/]) COMMA_DETECT_1 rx_even ⇐TRUE SUDI PUDI([/D/]) ACQUIRE_SYNC_1
PUDI(![/COMMA/] ∉[/INVALID/])
rx_even ⇐! rx_even SUDI cgbad
rx_even=FALSE PUDI([/COMMA/]) COMMA_DETECT_2 rx_even ⇐TRUE SUDI PUDI(![/D/])
PUDI([/D/]) ACQUIRE_SYNC_2
PUDI(![/COMMA/] ∉[/INVALID/])
rx_even ⇐! rx_even SUDI cgbad
rx_even=FALSE PUDI([/COMMA/]) COMMA_DETECT_3 rx_even ⇐TRUE SUDI PUDI(![/D/])
SYNC_ACQUIRED_1 PUDI([/D/])
sync_status ⇐OK rx_even ⇐! rx_even SUDI
cgbad
2
cggood cggood SYNC_ACQUIRED_2
SYNC_ACQUIRED_2A rx_even ⇐! rx_even SUDI good_cgs ⇐good_cgs + 1
rx_even ⇐! rx_even SUDI good_cgs ⇐0 cgbad
cgbad
3
cggood good_cgs ≠ 3
good_cgs = 3 cggood
cggood SYNC_ACQUIRED_3
SYNC_ACQUIRED_3A rx_even ⇐! rx_even SUDI good_cgs ⇐good_cgs + 1
rx_even ⇐! rx_even SUDI good_cgs ⇐0 cgbad
cgbad
cggood good_cgs ≠ 3
2 cggood good_cgs = 3
cggood SYNC_ACQUIRED_4 rx_even ⇐! rx_even SUDI good_cgs ⇐0 cgbad
SYNC_ACQUIRED_4A rx_even ⇐! rx_even SUDI good_cgs ⇐good_cgs + 1 cgbad
cggood good_cgs ≠ 3
3 cggood good_cgs = 3
関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「カスタムPHY IPコア」および「ネイ ティブPHY IPコア」の章を参照してください。
XAUI XAUIコンフィギュレーションでは、トランシーバ・チャネルのデータパスはソフトPCSを使用し てコンフィギュレーションされます。トランシーバ・チャネル・データパスの説明、クロッキン グ、およびチャネル配置のガイドラインを提供します。MegaWizard Plug-In Managerを使用して、 XAUIリンクを実装できます。インタフェース・メニューのイーサネットで、XAUI PHY IPコアを 選択します。XAUI PHY IPコアはXAUI PCSをソフト・ロジックに実装します。
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4-22
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XAUIコンフィギュレーションでのトランシーバ・データパス
XAUIは、IEEE 802.3ae-2002仕様で定義されている10ギガビット・イーサネット・リンクの特別な 物理層の実装です。XAUI PHYはXGMIIインタフェースを使用して、IEEE802.3 MACとリコンシリ エーション・サブレイヤ（RS）に接続できます。IEEE 802.3ae-2002仕様では、XGMIIインタフェー スでは10 Gbpsのデータ・レート、PMDインタフェースでは3.125 Gbpsの各4つのレーンをサポー トするために、XAUI PHYリンクが必要になります。 図 4-20: XAUI層とXGMII層 LAN Carrier Sense Multiple Access/Collision Detect (CSMA/CD) Layers Higher Layers Logical Link Control (LLC) OSI Reference Model Layers
MAC Control (Optional) Media Access Control (MAC)
Application Reconciliation Presentation Session Transport
10 Gigabit Media Independent Interface Optional XGMII Extender
XGMII Extender Sublayer
10 Gigabit Attachment Unit Interface XGMII Extender Sublayer
10 Gigabit Media Independent Interface
Network PCS Data Link Physical
PMA
Physical Layer Device
PMD Medium Dependent Interface Medium 10 Gbps
関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「XAUI PHY IPコア」の章を参照してく ださい。
XAUIコンフィギュレーションでのトランシーバ・データパス XAUI PHY IPコアを使用している場合、XAUI PCSは、FPGAコアのあるソフト・ロジックに実装さ れます。ユーザーは、チャネル配置がソフトPCS実装に準拠していることを確認する必要があり ます。
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XAUIコンフィギュレーションでのトランシーバ・データパス
4-23
図 4-21: XAUIコンフィギュレーションのデータパス
Transceiver PHY IP
Lane Data Rate
Number of Bonded Channels
PCS-PMA Interface Width
Word Aligner (Pattern Length) (1)
8B/10B Encoder/Decoder (1)
Deskew FIFO (1)
Rate Match FIFO (1)
Byte SERDES (1)
Byte Ordering (1)
FPGA Fabric-to-Transceiver Interface Width
XAUI PHY IP
3.125 Gbps
×4
10-Bit
10-Bit/K28.5
Enabled
Enabled
Enabled
Enabled
Disabled
16-Bit
156.25 MHz
Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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4-24
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XAUIのサポートされている機能
図 4-22: XAUIコンフィギュレーションでのトランシーバ・チャネル・データパス 低レイテンシ・コンフィギュレーションでのスタンダードPCSは、このコンフィギュレーション で使用されます。更に、PCS部分はソフト・ロジックに実装されます。 FPGA Fabric
TX Phase Compensation FIFO
8B/10B Encoder
16
Channel 1
20
Transmitter Standard PCS
Channel 0
Transmitter Standard PCS
20
Transmitter PMA Ch2 Transmitter PMA Ch1 Transmitter PMA Ch0
10
10
Receiver PMA
Deserializer
20
Byte Deserializer
20
RX Phase Compensation FIFO
20
Word Aligner
20
Deskew FIFO
20
Rate Match FIFO
8B/10B Decoder
Receiver Standard PCS
16
tx_serial_data
Soft PCS Soft PCS
Transmitter PMA Ch3
Transmitter Standard PCS Transmitter Standard PCS
rx_serial_data
Channel 1 Channel 0
Channel 3 Channel 2
Serializer
Soft PCS
CDR
Soft PCS
Channel 2
Byte Serializer
Channel 3
XAUIのサポートされている機能 MAC/RSへの64ビットのSDRインタフェース IEEE 802.3-2008仕様の46項は、XAUI PCSおよびイーサネットMAC/RSの間のXGMIIインタフェース を定義します。この仕様では、4つそれぞれのXAUIレーンが156.25 MHzインタフェース・クロッ クの正負のエッジ両方（DDR）で8ビット・データおよび1ビット幅のコントロール・コードを転 送することを必要とします。 XAUIコンフィギュレーションでのArria VトランシーバおよびソフトPCSソリューションは、IEEE 802.3-2008仕様で定義されるようにMAC/RSへのXGMIIインタフェースをサポートしていません。 その代わりに、156.25 MHzインタフェース・クロックの正のエッジ（SDR）のみで4つそれぞれ のXAUIレーンで16ビット・データおよび2ビット・コントロール・コードを転送できます。
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XAUIのサポートされている機能
4-25
図 4-23: Arria Vデバイス・コンフィギュレーションでのXGMII仕様の実装 XGMII Transfer (DDR) Interface Clock (156.25 MHz) 8-bit Lane 0
D0
D1
D2
D3
Lane 1
D0
D1
D2
D3
Lane 2
D0
D1
D2
D3
Lane 3
D0
D1
D2
D3
Arria V Soft PCS Interface (SDR) Interface Clock (156.25 MHz) 16-bit Lane 0
{D1, D0}
{D3, D2}
Lane 1
{D1, D0}
{D3, D2}
Lane 2
{D1, D0}
{D3, D2}
Lane 3
{D1, D0}
{D3, D2}
8B/10Bエンコーディング/デコーディング XAUIコンフィギュレーションでは、IEEE 802.3-2008仕様の48項に規定されているように、4つそ れぞれのレーンの個別の8B/10Bのエンコーダ/デコーダをサポートします。8B/10Bエンコーディ ングでは、シリアル・データストリームで連続する1sおよび0sの最大数が5つまでに制限されて いるため、受信するデータのロックを維持するためにレシーバCDRに充分な遷移があることに加 えてDCバランスも確認する必要があります。 XAUI PHY IPコアは、ランニング・ディスパリティだけでなく、8B/10Bコード・グループのエラー を示すステータス信号も提供します。 トランスミッタおよびレシーバのステート・マシン XAUIコンフィギュレーションでは、Arria V ソフトPCSは、IEEE802.3-2008仕様の図48-6および図 48-9に示すトランスミッタおよびレシーバの状態図を実装しています。 トランスミッタ状態図は、XGMIIデータをPCSデータ・グループにエンコードすることに加えて、 10GBASE-X PCSに準拠して、Idle ||I||オーダ・セットをSync ||K||、Align ||A||、およびSkip ||R||のオー ダ・セットに変換するなどの機能を実行します。 レシーバ状態図は、XGMIIデータをPCSデータ・グループにデコードすることに加えて、10GBASE-X PCSに準拠して、Sync ||K||、Align ||A||、およびSkip ||R||のオーダ・セットをIdle ||I||オーダ・セット に変換するなどの機能を実行します。 Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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4-26
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XAUIのサポートされている機能
同期化 4つそれぞれのXAUIレーンのレシーバPCSのワード・アライナ・ブロックは、IEEE802.3-2008仕様 の図48-7に示すように、レシーバ同期状態図を実装しています。 XAUI PHY IPコアは、ワード・アライナが有効なワード境界に同期しているかどうかを示すステー タス信号をレーンごとに提供します。 デスキュー レシーバPCSのレーン・アライナ・ブロックは、IEEE 802.3-2008仕様の図48-8に示すように、レ シーバのデスキュー状態図を実装しています。 有効なワード境界への同期が成功したことを4つそれぞれのXAUIレーンが示したときだけ、レー ン・アライナがデスキューのプロセスを開始します。 XAUI PHY IPコアは、レシーバPCSでの成功したレーン・デスキューを示すステータス信号を提供 します。 クロック補正 レシーバPCSデータパスのレート・マッチFIFOは、リモート・トランスミッタおよびローカル・ レシーバの間の差を最大±100 ppmまで補正します。差のppm値に応じて、Skip ||R||カラムを挿入/ 削除することで補正されます。 クロック補正動作は、以下の後に開始されます。 • 4つすべてのXAUIレーンのワード・アライナは、有効なワード境界に対してうまく同期したこ とを示します。 • レーン・アライナは成功したレーンのデスキューを示します。 レート・マッチFIFOは、クロック・レート補正のSkip ||R|| カラムの挿入または削除を表示するス テータス信号を提供します。
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4-27
XAUIコンフィギュレーションでのトランシーバ・クロッキングとチャネル配置のガイドライン
XAUIコンフィギュレーションでのトランシーバ・クロッキングとチャネル配置の ガイドライン トランシーバ・クロッキング 図 4-24: XAUIコンフィギュレーションでのトランシーバ・クロッキング トランシーバ・バンク内にCMU PLLとしてコンフィギュレーションされている2つのチャネルPLL のうち1つは、4つのXAUIチャネル用にトランスミッタのシリアル・クロックおよびパラレル・ク ロックを生成します。x6クロック・ラインは、4つのチャネルそれぞれのPMAおよびPCSに対して トランスミッタのシリアル・クロックおよびパラレル・クロックを伝達します。 FPGA Fabric
20
Transmitter Standard PCS
Transmitter PMA Ch 1
Transmitter Standard PCS
20
/2
xgmii_tx_clk
Transmitter PMA Ch 0
tx_serial_data
8B/10B Encoder
16
Channel 1 Channel 0
10
Parallel Clock
xgmii_rx_clk Parallel Clock
/2
Parallel Clock (Recovered) from Channel 0
10
CDR
20
Receiver PMA
Deserializer
Byte Deserializer
RX Phase Compensation FIFO
Word Aligner
Deskew FIFO
20
Rate Match FIFO
16
8B/10B Decoder
Receiver Standard PCS
rx_serial_data
Soft PCS Soft PCS
Transmitter PMA Ch 3 Transmitter PMA Ch 2
Transmitter Standard PCS
Serializer
Channel 1 Channel 0
Transmitter Standard PCS
Channel 3 Channel 2
Byte Serializer
Soft PCS Soft PCS
Channel 2
TX Phase Compensation FIFO
Channel 3
Parallel Clock (Recovered)
Central/ Local Clock Divider (1) CMU PLL / fPLL
Serial Clock (From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock Serial Clock Parallel and Serial Clocks
表4-6: XAUIコンフィギュレーションでの入力基準クロック周波数およびインタフェース速度の仕様 入力基準クロック周 FPGAファブリック-トランシーバ・インタ FPGAファブリック-トランシーバ・インタ 波数（MHz） フェース幅 フェース周波数（MHz）
156.25
16ビット・データ、2ビット・コント ロール
156.25
ソフトPCS実装でのトランシーバ・クロッキングのガイドライン XAUIコンフィギュレーションでのソフトPCS実装では、以下の図に示すように、xgmii_rx_clk をxgmii_tx_clkに配線する必要があります。
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4-28
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XAUIコンフィギュレーションでのトランシーバ・クロッキングとチャネル配置のガイドライン
この方法では、TX側でフェーズ差を補正するためにxgmii_rx_clkを使用します。 この方法なしでは、tx_digitalreset信号が断続的に失敗する可能性があります。 図 4-25: XAUIソフトPCS実装でのトランシーバ・クロッキング FPGA Fabric
TX Phase Compensation FIFO
8B/10B Encoder
16
Channel 1
20
Transmitter Standard PCS
Channel 0
Transmitter PMA Ch 1
Transmitter Standard PCS
20
xgmii_tx_clk
/2
Transmitter PMA Ch 0
tx_serial_data
Soft PCS Soft PCS
Transmitter PMA Ch 3 Transmitter PMA Ch 2
Transmitter Standard PCS
10
Parallel Clock
xgmii_rx_clk
Parallel Clock
/2
Parallel Clock (Recovered) from Channel 0
10
CDR
20
Receiver PMA
Deserializer
Byte Deserializer
RX Phase Compensation FIFO
Word Aligner
Deskew FIFO
20
Rate Match FIFO
16
8B/10B Decoder
Receiver Standard PCS
rx_serial_data
Channel 1 Channel 0
Transmitter Standard PCS
Channel 3 Channel 2
Serializer
Soft PCS Soft PCS
Channel 2
Byte Serializer
Channel 3
Parallel Clock (Recovered)
Central/ Local Clock Divider (1) CMU PLL / fPLL
Clock Divider
Serial Clock (From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock Serial Clock Parallel and Serial Clocks
トランシーバのチャネル配置のガイドライン XAUIコンフィギュレーションでのソフトPCS実装では、4つすべてのチャネルを連続的に配置す る必要があります。チャネルは1つのバンク内に配置するか、2つのバンクにまたがることも可能 です。以下の図に示す配置のみ可能です。 XAUIコンフィギュレーションのソフトPCS実装では、fPLLをTX PLLとして使用している場合、チャ ネル配置に制約があります。結合x4コンフィギュレーションでは、以下の図のPlacement 2に示す ように、チャネルは連続的に配置する必要があり、CH1またはCH4をロジカル・チャネル0として 選択する必要があります。
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10GBASE-R
4-29
図 4-26: XAUIコンフィギュレーションでのトランシーバのチャネル配置のガイドライン CMU PLLを使用してXAUIリンクを駆動する場合、可能なチャネル配置のうちどちらかを使用しま す。Quartus IIソフトウェアは、ソフト・ロジックにXAUI PCSを実装します。
Bank 1
Placement 1
Placement 2
XCVR Channel 5
XCVR Channel 5
XCVR Channel 4
XCVR Channel 4
XCVR Channel 3
XCVR Channel 3
XCVR Channel 2
XCVR Channel 2
XCVR Channel 1
CMU PLL
XCVR Channel 0 Bank 0
XCVR Channel 0
XCVR Channel 5
XCVR Channel 4
XCVR Channel 3
XCVR Channel 2
CMU PLL
Bank 0
XCVR Channel 0
関連情報
• Assignment を使用してQSFアサインメント・ワークアラウンドを実装するには、アルテラ・ト ランシーバPHY IPコアのユーザー・ガイドの「"XAUI PHY IPコア」の章を参照してください。 • fPLLをTX PLLとして使用するには、Arria Vデバイスでのトランシーバ・クロッキングの章の 「送信PLL結合コンフィギュレーションでのfPLLのトランシーバのチャネル配置のガイドライ ン」の項を参照してください。
10GBASE-R Arria V GTおよびSTデバイスは、PMAダイレクト・モードでソフトPCSを使用して10GBASE-Rをサ ポートします。10GBASE-Rは、IEEE 802.3-2008仕様の49項で定義されている10ギガビット・イー サネット・リンクの特別な物理層の実装です。10GBASE-R PHYはXGMIIインタフェースを使用し て、IEEE802.3 MACとリコンシリエーション・サブレイヤ（RS）に接続できます。IEEE 802.3-2008 仕様では、XGMIIインタフェースでは10 Gbpsのデータ・レート、64B/66Bエンコーディングでは
Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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4-30
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10GBASE-R
10.3125 Gbpsのシリアル・ライン・レートをサポートするために、10GBASE-Rリンクが必要にな ります。 Arria V GTおよびSTデバイスの10 Gbpsトランシーバのトランスミッタは、以下の条件下におい て10GBASE-KR仕様に準拠しています： • バンク内の全二重チャネルの最大3個が使用されている。これら3個のチャネルにはCMU PLLは 含まれていません。 • 送信される信号が64B/66Bエンコードされている。 図 4-27: IEEE802.3 MACとRSに対する10GBASE-R PHYの接続 LAN CSMA/CD LAYERS Higher Layers LLC (Logical Link Control) or other MAC Client OSI Reference Model Layers
MAC Control (Optional) Media Access Control (MAC) Reconciliation
Application Presentation
32-bit data, 4-bit control (DDR @ 156.25 MHz)
XGMII
Session 10GBASE-R PCS Transport Network
10GBASE-R PHY
Serial PMA PMD
Data Link Physical
MDI
10.3125 Gbps Medium
10GBASE-LR, -SR, -ER, or -lRM
MegaWizard™Plug-In Managerにおいて、InterfacesメニューのEthernetで10GBASE-RのPHY IPコアをイ ンスタンス化することによって10GBASE-Rのリンクを実装できます。 関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの10GBASE-R PHY IPコアの章を参照して ください。
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Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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10GBASE-Rのトランシーバ・データパス・コンフィギュレーション
4-31
10GBASE-Rのトランシーバ・データパス・コンフィギュレーション 図 4-28: Arria V GTおよびSTデバイスでの10GBASE-Rデータパス・コンフィギュレーション
Transceiver PHY IP
Lane Data Rate
10GBASE-R PHY IP
10.3125 Gbps
Number of Bonded Channels
None
PMA Direct
64-Bit
Gear Box (1)
Enabled (66:64 Ratio)
Block Synchronizer (1)
Scrambler, Descrambler (Mode) (1)
Enabled
Enabled (Self Synchronous Mode)
64B/66B Encoder/Decoder (1)
Enabled
BER Monitor (1)
Enabled
RX FIFO (Mode) (1)
Enabled (Clock Compensation Mode)
TX FIFO (Mode) (1)
Enabled (Phase Compensation Mode)
TX/RX 10G Soft PCS Latency (Parallel Clock Cycles)
TX: 28 RX: 33
FPGA Fabric-to-Soft PCS Interface Width
64-bit Data 8-bit Control
FPGA Fabric-to-Soft PCS Interface Frequency
156.25 MHz
Note: 1. Implemented in soft logic.
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4-32
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10GBASE-Rのサポートされている機能
図 4-29: Arria V GTおよびSTデバイスでの10GBASE-Rコンフィギュレーションのトランシーバ・チャネ ル・データパス
66
tx_serial_data
xgmii_tx_clk (156.25MHz) (1)
66
Transmitter PMA
Serializer
64-Bit Data 8-Bit Control
Scrambler
64B/66B Encoder and TX SM
TX FIFO
64-Bit Data 8-Bit Control
TX Gear Box
Transmitter Soft PCS
FPGA Fabric
64
Parallel Clock (161.1328 MHz)
BER Monitor
xgmii_rx_clk (156.25MHz)
Div 40
Parallel Clock (Recovered) (161.1328 MHz) fPLL
Input Reference Clock
rx_serial_data
64
CDR
Receiver PMA
Deserializer
66
RX Gear Box
66
Block Synchronizer
66
De-Scrambler
64-Bit Data 8-Bit Control
64B/66B Decoder and RX SM
64-Bit Data 8-Bit Control
RX FIFO
Receiver Soft PCS
Parallel and Serial Clocks (Only from the Central Clock Divider)
156.25MHz from fPLL
Central/ Local Clock Divider CMU PLL
644.53125MHz/ 322.26525MHz
Clock Divider Parallel Clock Serial Clock Parallel and Serial Clock
10GBASE-Rのサポートされている機能 MAC/RSに対する64ビット・シングル・データ・レート（SDR）インタフェース IEEE 802.3-2008仕様の36項は、10GBASE-RソフトPCSとイーサネットMAC/PHYの間のXGMIIインタ フェースを定義します。XGMIIインタフェースは、156.25 MHzインタフェース・クロックの正負 両方のエッジ（ダブル・データ・レート– DDR）でMAC/RSおよびソフトPCSの間でクロックされ る32ビット・データおよび4ビット幅のコントロール文字を定義します。 Arria VのソフトPCSは、IEEE 802.3-2008仕様で定義されているようにMAC/RSに対するXGMIIインタ フェースをサポートしていません。その代わり、MAC/RSとソフトPCSの間の64ビット・データお よび8ビット・コントロールSDRインタフェースをサポートしています。
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10GBASE-Rのサポートされている機能
4-33
図 4-30: 10GBASE-Rに対するXGMIIインタフェース（DDR）とArria VソフトPCSインタフェース（SDR） XGMII Transfer (DDR) Interface Clock (156.25 MHz)
TXD/RXD[31:0]
D0
D1
D2
D3
D4
D5
D6
TXC/RXC/[3:0]
C0
C1
C2
C3
C4
C5
C6
Arria V Soft PCS Interface (SDR) Interface Clock (156.25 MHz)
TXD/RXD[63:0]
{D1, D0}
{D3, D2}
{D5, D4}
TXC/RXC/[7:0]
{C1, C0}
{C3, C2}
{C5, C4}
64B/66Bエンコーディング/デコーディング 10GBASE-RコンフィギュレーションでのArria VソフトPCSは、IEEE802.3-2008仕様の49項で指定さ れているように、64B/66Bエンコーディング/デコーディングをサポートしています。64B/66Bエ ンコーダは、トランスミッタFIFOから64ビット・データと8ビット・コントロール・コードを受 信し、66ビットでエンコードされたデータに変換します。66ビットでエンコードされたデータに は2つのオーバーヘッド同期ヘッダ・ビットが含まれており、レシーバ・ソフトPCSがブロック 同期とビット・エラー・レート（BER）のモニタリングで使用します。 64B/66Bエンコーディングは、受信データへのロック状態を維持するために、レシーバのクロッ ク・データ・リカバリ（CDR）用のシリアル・データ・ストリームに十分な遷移があることを確 認します。 トランスミッタおよびレシーバのステート・マシン 10GBASE-RコンフィギュレーションでのArria VソフトPCSは、IEEE802.3- 2008仕様の図49-14および 図49-15に示すように、トランスミッタおよびレシーバの状態図を実装しています。 トランスミッタ状態図は、10GBASE-R PCSで指定された生データのエンコーディングに加え、リ セット時にローカル・フォールト（LBLOCK_T）を送信するだけでなく、10GBASE-R PCS規則への 違反が発生したときにエラー・コード（EBLOCK_T）を送信するなどの機能を実行します。 レシーバ状態図は、10GBASE- R PCSで指定された受信データのデコーディングに加え、リセット 時にMAC/ RSにローカル・フォールト（LBLOCK_R）を送信し、10GBASE- R PCS規則への違反が発 生したときにエラー・コード（EBLOCK_R）を置き換えるなどの機能を実行します。 ブロック・シンクロナイザ レシーバ・ソフトPCSのブロック・シンクロナイザは、受信データ・ストリームへのロックを達 成したときを判断します。このブロックは、IEEE 802.3-2008仕様の図49-12に示すロック状態図を 実装しています。
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4-34
10GBASE-Rのトランシーバ・クロッキング
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ブロック・シンクロナイザは、ブロック同期が達成されたかどうかを示すステート信号を提供し ます。 自己同期スクランブル/デスクランブル トランスミッタ/レシーバ・ソフトPCSのスクランブラ/デスクランブラ・ブロックは、IEEE 802.3-2008仕様の49項に示されている自己同期スクランブラ/デスクランブラ多項式の1 + x39 + x58 を実装しています。スクランブラ/デスクランブラ・ブロックは自己同期であり、初期化シード を必要としません。各66ビット・データ・ブロック内に2つの同期ヘッダ・ビットがなければ、 ペイロード全体がスクランブルまたはデスクランブルされます。 BERモニタ レシーバ・ソフトPCSのBERモニタ・ブロックは、IEEE 802.3-2008仕様の図49-13に示すBERモニタ 状態図を実装しています。リンクBERスレッショルドに違反するたびにBERモニタはステータス 信号をMACに対して提供します。 10GBASE-R PHY IPコアは、16個の同期ヘッダ・エラーが125 µs以内のウィンドウで受信されるた びに、高いBERを示すステータス・フラグを提供します。 クロック補正 レシーバ・ソフトPCSデータパスのレシーバFIFOは、リモート・トランスミッタとローカル・レ シーバの間の最大±100 ppmまでの差を補正します。レシーバFIFOは、ppm差に応じてアイドル （/I/）の挿入やアイドル（/I/）またはオーダ・セット（/O/）を削除することによって補正しま す。 アイドルの挿入 -- レシーバFIFOは、8個の/I/コードに続けて/I/または/O/を挿入して、クロック・ レート・ディスパリティを補正します。 アイドル（/I/）またはシーケンス・オーダ・セット（/O/）の削除 -- レシーバFIFOは、4個の/I/コー ドまたはオーダ・セット（/O/）のどちらか一方を削除して、クロック・レート・ディスパリティ を補正します。レシーバFIFOは、IEEE802.3-2008の以下の削除規則を実装しています： • 現在のワードの上位4バイトがTerminate /T/のコントロール文字を含んでいない場合は、現在の ワードの下位4個の/I/コードを削除します。 • 前のワードの下位4バイトがTerminate /T/のコントロール文字を含んでいない場合は、現在の ワードの上位4個の/I/コードを削除します。 • レシーバFIFOが2つの連続した/O/オーダ・セットを受信する場合のみ、1つの/O/コードを削除 します。 関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの10GBASE-R PHY IPコアの章を参照して ください。
10GBASE-Rのトランシーバ・クロッキング Arria V GTおよびSTデバイスでは、CMU PLLをTX PLLとして使用できます。Arria V GZデバイスで は、CMU PLLまたはATX PLLのどちらか一方をTX PLLとして使用できます。
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シリアル・デジタル・インタフェース
4-35
表4-7: 10GBASE-Rでの入力基準クロック周波数およびインタフェース速度の仕様 入力基準クロック周 FPGAファブリック-ソフトPCSインタフェー FPGAファブリック-ソフトPCSインタフェー 波数（MHz） ス幅 ス周波数（MHz）
644.53125、 322.265625
64ビット・データ、8ビット・コント ロール
156.25
シリアル・デジタル・インタフェース SMPTE（Society of Motion Picture and Television Engineers）は、非圧縮ビデオ伝送のための各種SDI 規格を定めています。 ビデオ放送アプリケーションでは、以下の3種類のSMPTE規格が一般的に使用されます： • SMPTE 259M規格－一般的に標準精細（SD）SDIと呼ばれ、270Mbpsでのビデオ・データ搬送が 定義されています • SMPTE 292M規格－一般的に高精細（HD）SDIと呼ばれ、1485Mbpsまたは1483.5Mbpsでのビデ オ・データ搬送が定義されています • SMPTE 424M規格－一般的に第3世代（3G）SDIと呼ばれ、2970Mbpsまたは2967Mbpsでのビデ オ・データ搬送が定義されています
SDIモードでサポートされているコンフィギュレーション 表4-8: SDIモードでサポートされているコンフィギュレーション コンフィギュレーション
データ・レート（Mbps）
REFCLK周波数（MHz）
FPGAファブリック-トラン シーバ・インタフェース 幅
1,485
74.25、148.5
10ビットおよび20ビッ ト
1,483.5
74.175、148.35
10ビットおよび20ビッ ト
2,970
148.5、297
3Gでは20ビット・イン タフェースのみ許容
2,967
148.35、296.7
3Gでは20ビット・イン タフェースのみ許容
HD
3G
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4-36
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シリアル・デジタル・インタフェースのトランシーバ・データパス
図 4-31: SDIモード
Functional Mode
SDI
PMA-PCS Interface Width
10 bit
Data Rate (Gbps)
HD-SDI (1.485/1.4835)
3G-SDI (2.97/2.967)
x1
x1
Disabled
Disabled
Bit-Slip
Bit-Slip
Disabled
Disabled
Disabled
Disabled
Number of Bonded Channels Low Latency PCS Word Aligner (Pattern Length) 8B/10B Encoder/Decoder Rate Match FIFO Byte SERDES
Disabled
Enabled
Enabled
Byte Ordering
Disabled
Disabled
Disabled
10-bit
20-bit
20-bit
148.5/148.35
74.25/74.175
148.5/148.35
FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz)
シリアル・デジタル・インタフェースのトランシーバ・データパス 図 4-32: SDIモードのトランシーバ・データパス FPGA Fabric TX Phase Compensation FIFO wrclk rdclk tx_coreclk FPGA Fabric–Transceiver Interface Clock
Transmitter Channel PMA
Transmitter Channel PCS Byte Serializer
Serializer
wrclk rdclk /2
Low-Speed Parallel Clock
High-Speed Serial Clock Local Clock Divider
tx_clkout Receiver Channel PCS RX Phase Compensation FIFO
Byte Deserializer
Word Aligner
Receiver Channel PMA
Deserializer
CDR
rx_coreclk /2
Parallel Recovered Clock
rx_clkout
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GPON（Gigabit-Capable Passive Optical Network）
4-37
トランスミッタ・データパス 10ビット幅のFPGAファブリック-トランシーバ・インタフェースを使用しているHD-SDIコンフィ ギュレーションでのトランスミッタ・データパスは、トランスミッタ・フェーズ補正FIFOおよび 10:1シリアライザから構成されています。20ビット幅のFPGAファブリック-トランシーバ・イン タフェースを使用しているHD-SDIおよび3G-SDIコンフィギュレーションでは、トランスミッタ・ データパスにはバイト・シリアライザも含まれています。 注: SDIモードでは、トランスミッタは純粋にパラレル-シリアル変換器です。スクランブルや CRC（Cyclic Redundancy Check）コード生成などのSDIトランスミッタ機能は、FPGAロジック・ アレイ内に実装する必要があります。 レシーバ・データパス 10ビットのチャネル幅のSDIコンフィギュレーションでは、レシーバ・データパスは、クロック・ リカバリ・ユニット（CRU）、1:10デシリアライザ、ビット・スリップ・モードのワード・アラ イナ、およびレシーバ・フェーズ補正FIFOから構成されています。20ビットのチャネル幅のSDI コンフィギュレーションでは、レシーバ・データパスにはバイト・デシリアライザも含まれま す。 注: デスクランブル、フレーミング、CRCチェッカなどのSDIレシーバ機能は、FPGAロジック・ アレイ内に実装する必要があります。 レシーバのワード・アラインメントおよびフレーミング SDIシステムでは、ワード・アラインメントやフレーミングはデスクランブルの後になされるた め、レシーバ・データパスのワード・アライナは便利ではありません。アルテラは、PHY MegaWizard™のrx_bitslip信号をLowに駆動することで、ワード・アライナが受信データ・ス トリームにビットを挿入してしまわないようにすることを推奨しています。
GPON（Gigabit-Capable Passive Optical Network） GPONプロトコル・ネットワークは、光ファイバ・ケーブリングを提供して、ポイント・ツー・ マルチポイント手法を使用して家庭とオフィスの通信を確立します。155.52 MHzの基準クロック で155.52 Mbps、622.08 Mbps、1.24416 Gbps、および2.48832 GbpsのGPONデータ・レートがサポー トされています。サポートされている最小のデータ・レートが600 Mbpsであるため、155.52 Mbps のGPONデータ・レートには5xのオーバーサンプリング・ファクタが使用されて、777.6 Mbpsの データ・レートになります。 注: オーバーサンプリングはPLDで構成する必要があります。
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4-38
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Serial Data Converter（SDC）JESD204
図 4-33: GPONプロトコルでのコンフィギュレーション Configuration options for data rates 155.52 Mbps, 622.08 Mbps, and 1.24416 Gbps
Configuration options for data rates 1.24416 Gbps and 2.48832 Gpbs
Single Width
Double Width
8-bit
16-bit
Functional Modes
Basic Single Width 8-bit PMA-PCS Interface Width
Basic Double Width 16-bit PMA-PCS Interface Width
Data Rate (Gbps)
0.7776 - 1.24416
1.24416 - 2.48832
Functional Modes PMA-PCS Interface Width
Reference Clock (MHz)
38.88 - 622.08 @ 777.6 Mbps 31.104 - 622.08 @ 1.24416 Gbps
31.104 - 622.08 @ 1.24416 Gbps 49.76 - 622.08 @ 2.48832 Gbps
Channel Bonding
x1
x1
Low Latency PCS
Disabled
Disabled
Word Aligner (Pattern Length)
Disabled
Disabled
Disabled
Disabled
Disabled
Disabled
Byte SERDES
Disabled
Disabled
Byte Ordering
Disabled
Disabled
8-bit
16-bit
97.2, 77.76, 155.52
77.76, 155.52
8B/10B Encoder/Decoder Rate Match FIFO
FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz)
Serial Data Converter（SDC）JESD204 SDC（JESD204）プロトコルは、JESD204のJEDEC規格に準拠しており、2本の高速シリアル・イ ンタフェースのみを使用してアナログ-デジタル変換器とロジック・デバイスの間で高速シリア ル接続をイネーブルします。SDC（JESD204）では、312.5 Mbps～3.125 Gbpsのデータ・レート範 囲がサポートされています。サポートされている最小のデータ・レートが611 Mbpsであるため、 312.5 MbpsのSDC（JESD204）データ・レートには5xのオーバーサンプリング・ファクタが使用さ れて、1.5625 Gbpsのデータ・レートになります。
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SATAおよびSASプロトコル
4-39
図 4-34: SDC（JESD204）プロトコルでのコンフィギュレーション Configuration option for data rate range of 312.5 Mbps - 1.5625 Gbps
Configuration option for data rate range of 1.5625 Gbps - 3.125 Gpbs
Single Width
Single Width
Functional Modes
10-bit
PMA-PCS Interface Width
Functional Modes
Data Rate (Gbps) Channel Bonding
Basic Single-Width 10-bit PMA-PCS Interface Width
1.5625
Basic Single-Width 10-bit PMA-PCS Interface Width
1.5625 - 3.125
x1
x1
Enabled (Manual)
Enabled (Manual)
Enabled
Enabled
Disabled
Disabled
Byte SERDES
Disabled
Enabled
Byte Ordering
Disabled
Enabled
8-bit
16-bit
156.25
78.125 156.25
Word Aligner (Pattern Length) 8B/10B Encoder/Decoder Rate Match FIFO
FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz)
SATAおよびSASプロトコル SATA（Serial ATA）およびSAS（Serial Attached SCSI）は、データ・ストレージのプロトコル規格で あり、ハード・ディスク・ドライブ、光学ドライブ、ソリッド・ステート・ディスクといった大 容量ストレージ・デバイスとホスト・システム間でのデータ転送の主要機能があります。 これらのシリアル・ストレージ・プロトコルには、かつてのパラレル・ストレージ・プロトコル （ATAおよびSCSI）インタフェースよりも優れた利点がいくつもあります： • • • •
より高速なデータ転送 ホット・スワップ（動作システムでサポートされている場合） より効率的な空冷を実現する細いケーブル 改善された動作の信頼性
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4-40
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SATAおよびSASプロトコル
表4-9: SATAおよびSASプロトコルでのシリアル・データ・レート プロトコル
SATA（Gbps）
SAS（Gbps）
Gen1
1.5
3.0
Gen2
3.0
6.0
Gen3
6.0
-
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確定的レイテンシのプロトコル—CPRIおよびOBSAI
4-41
図 4-35: SATAおよびSASプロトコルでのコンフィギュレーション Gen3までサポートしているSATAチャネルをコンフィギュレーションしている場合、ベース・デー タ・レートを6 Gbpsに設定して、TXローカル・クロック・ディバイダを使用してGen2とGen1の データ・レートに分割します。 Arria V Configurations
Basic
Functional Modes
Single Width
Double Width
PMA-PCS Interface Width
10-Bit
20-Bit
Functional Modes
Basic Single-Width 10-Bit PMA-PCS Interface Width
Basic Single-Width 10-Bit PMA-PCS Interface Width
Basic Double-Width 20-Bit PMA-PCS Interface Width
Basic Double-Width 20-Bit PMA-PCS Interface Width
Basic Double-Width 20-Bit PMA-PCS Interface Width
Data Rate (Gbps)
1.5
3.0
1.5
3.0
6.0
Reference Clock (MHz)
150
150
150
150
150
Channel Bonding
x1
x1
x1
x1
x1
Low Latency PCS
Disabled
Disabled
Disabled
Disabled
Disabled
Word Aligner (Pattern Length)
Enabled (Manual, 10-Bit)
Enabled (Manual, 10-Bit)
Enabled (Manual, 10-Bit)
Enabled (Manual, 10-Bit)
Enabled (Manual, 10-Bit)
8B/10B Encoder/ Decoder
Enabled
Enabled
Enabled
Enabled
Enabled
Rate Match FIFO
Disabled
Disabled
Disabled
Disabled
Disabled
Byte SERDES
Disabled
Enabled
Enabled
Disabled
Enabled
Disabled
Enabled
Enabled
Byte Ordering
Disabled
Disabled
Disabled
Disabled
Disabled
Disabled
Disabled
Disabled
FPGA Fabric-Transceiver Interface Width
8-Bit
16-Bit
16-Bit
16-Bit
16-Bit
16-Bit
16-Bit
16-Bit
FPGA Fabric-Transceiver Interface Frequency (MHz)
150
75
150
37.5
150
75
150
Configuration Option for SATA/SAS 1.5 Gbps Data Rate
Configuration Option for SATA/SAS 3.0 Gbps Data Rate
75
Configuration Option for SATA/SAS 1.5 Gbps Data Rate
Configuration Option for SATA/SAS 3.0 Gbps Data Rate
Configuration Option for SATA/SAS 6.0 Gbps Data Rate
確定的レイテンシのプロトコル—CPRIおよびOBSAI 確定的レイテンシのオプションは、CPRI（Common Public Radio Interface）やOBSAI RP3（OBSAI Reference Point 3）などの高速シリアル・インタフェースで使用可能です。CPRIとOBSAI RP3の両
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4-42
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ラッチされたモードでのフェーズ補正FIFOを使用したレイテンシ不確実性の除去
方のプロトコルは、レイテンシ・バリエーションに厳しい制約を課します。その制約は、これら のプロトコルを実装するリンクを通して許容されます。 Arria V GTデバイスは、PMAダイレクト・コンフィギュレーションによって9.8304 Gbps CPRIもサ ポートします。PCSはソフト・ロジックに実装されます。 図 4-36: 確定的レイテンシ・モードでのトランシーバ・データパス
wrclk
rdclk
CDR
Word Aligner
Deskew FIFO
Receiver Channel PMA Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
Receiver Channel PCS
Deserializer
rdclk
8B/10B Encoder
rx_datain
wrclk
Serializer
Byte Serializer
RX Phase Compensation FIFO
PIPE Interface
PCIe hard IP
FPGA Fabric
TX Phase Compensation FIFO
tx_dataout
Transmitter Channel PMA
Transmitter Channel PCS
Transmitter Channel Datapath Receiver Channel Datapath
ラッチされたモードでのフェーズ補正FIFOを使用したレイテンシ不確実性の除去 レシーバのフェーズ補正FIFOを通してレイテンシ不確定性を除去するには、レシーバとトランス ミッタのフェーズ補正FIFOを常にラッチされたモードに設定しておきます。ラッチされたモード では、フェーズ補正FIFOはレジスタとして動作するため、レイテンシの不確定性を除去します。 ラッチされたモードでのトランスミッタとレシーバのフェーズ補正FIFOを経由したレイテンシ は、1クロック・サイクルです。 以下のオプションが提供されています。 • チャネル幅が8ビットのSingle Widthモードで8B/10Bエンコーダをイネーブルしている場合、ま たはチャネル幅が10ビットで8B/10Bをディセーブルしている場合 • チャネル幅が16ビットのDouble Widthモードで8B/10Bエンコーダをイネーブルしている場合、 またはチャネル幅が20ビットで8B/10Bをディセーブルしている場合
確定的（フェーズ）関係でのチャネルPLLフィードバック 確定的レイテンシ機能モードを実装するには、低速パラレル・クロックとチャネルPLL入力基準 クロックの間のフェーズ関係が確定的である必要があります。フィードバック・パスがイネーブ ルされて、低速パラレル・クロックとチャネルPLL入力基準クロックの間の（フェーズの）確定 的関係が確認されます。 トランシーバを通して確定的レイテンシを達成させるには、チャネルPLLに対する基準クロック が低速パラレル・クロックと同じである必要があります。例えば、CPRIプロトコルで1.2288 Gbps のデータ・レートを実装する必要がある場合、レイテンシのバリエーションに厳しい条件が課さ れるため、122.88 MHzの基準クロックを選択してチャネルPLLからのフィードバック・パスを使
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Arria V デバイスでのトランシーバ・プロトコル・コンフィギュレーション フィードバック
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CPRIおよびOBSAI
4-43
用できるようにする必要があります。このフィードバック・パスは、レイテンシのバリエーショ ンを低減します。 このオプションを選択している場合、チャネルPLLには、低速パラレル・クロックと同じ周波数 の入力基準クロックが提供されます。
CPRIおよびOBSAI CPRIやOBSAIなどのプロトコルを実装するには、確定的レイテンシ機能モードを使用します。 CPRIインタフェースは、REC（Radio Equipment Control）とRE（Radio Equipment）の間のデジタル・ ポイント・ツー・ポイント・インタフェースを定義して、RECとREの共存、またはREのリモート 配置のどちらか一方を可能にします。 図 4-37: CPRIトポロジ ほとんどの場合、CPRIリンクはチェイン・コンフィギュレーションにおいてRECとREのモジュー ル間または2つのREモジュール間です。 RE
RE
RE
Ring RE RE
Tree and Branch RE
REC Radio Equipment Control RE RE
Chain
Point-to-Point
RE
RE
RECからの高速シリアル・データのデスティネーションが（いくつかのREを経由せずに）1つ目 のREである場合、シングル・ホップ接続となります。デスティネーションのREに到達するまで にRECからのシリアル・データが複数のREを通過する必要がある場合、マルチ・ホップ接続とな ります。 主要ベース・ステーションから離れて位置しているRFトランシーバには、システム全体の遅延 を伴う複雑さがあります。CPRI仕様では、ケーブル遅延を正確に見積もるために、シングル・ ホップ接続とマルチ・ホップ接続で往復遅延の測定精度が±16.276 ns以内であることが必要です。 シングル・ホップ・システムでは、往復遅延の許容範囲は最大±16.276 nsです。しかし、マルチ・ ホップ・システムでは、遅延の許容範囲は接続のホップ数で除算した値で、通常は±16.276 ns/ （ホップ数）に等しくなりますが、必ずしもホップ数で除算した値になるわけではありません。 CPRIリンクでの確定的レイテンシは、呼び出し位置の高精度なトライアンギュレーションを可能 にします。 OBSAIはいくつかのOEMで構築されており、共通のモジュールをベース・トランシーバ・ステー ション（BTS）にコンフィギュレーションまたは接続する上で使用する仕様一式を開発します。 BTSには4つの主要モジュールがあります：
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CPRIおよびOBSAI
• • • •
無線周波数（RF） ベースバンド コントロール トランスポート
通常のBTSでは、無線周波数モジュール（RFM）は、ポータブル・デバイスを使用して信号を受 信し、信号をデジタル・データに変換します。ベースバンド・モジュールは、エンコードされた 信号を処理して、トランスポート・モジュールを使用して地上波ネットワークに送信する前に ベースバンドに戻します。コントロール・モジュールは、これら3つのファンクション間の調整 を担当します。 図 4-38: OBSAI BTSアーキテクチャの例 System Software
Baseband Module
Transport Module
RF Module RP3 (1)
RP2 (1)
Interface
BB
Switch
Proprietary Module(s)
RFM
Control Module
Clock and Sync
Control & Clock
RP1 (1) Power System (1) RP = Reference Point
確定的レイテンシのオプションを使用すれば、CPRIデータ・レートを以下のモードに実装できま す： • Single Widthモード—8/10ビット・チャネル幅を使用 • Double Widthモード—16/20ビット・チャネル幅を使用 表4-10: サポートされているシリアル・データ・レートでのチャネル幅オプションの例 チャネル幅（FPGA-PCSファブリック） シリアル・データ・ レート（Mbps）
Single Width 8ビット
Double Width 16ビット
16ビット
32ビット
614.4
使用可
使用可
使用不可
使用不可
1228.8
使用可
使用可
使用可
使用可
2457.6
使用不可
使用可
使用可
使用可
3072
使用不可
使用可
使用可
使用可
4915.2
使用不可
使用不可
使用不可
使用可
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CPRIエンハンスメント
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チャネル幅（FPGA-PCSファブリック） シリアル・データ・ レート（Mbps）
Single Width 8ビット
6144 9830.4
4
Double Width 16ビット
16ビット
32ビット
使用不可
使用不可
使用不可
使用可
N/A
N/A
N/A
N/A
関連情報
Arria Vデバイスでのトランシーバ・アーキテクチャ
CPRIエンハンスメント ワード・アライナの確定的レイテンシ・ステート・マシンは、ワード・アラインメント・プロセ スから既知の遅延バリエーションを低減させて、デシリアライザのクロック・サイクルをスリッ プさせることでワード境界に自動的に同期してアラインメントします。ワード・アライナへの受 信データは、ワード・アラインメント・パターン（K28.5）の境界にアラインメントされます。 コンスタントな往復遅延にTXビット・スリッパを使用する上でユーザー・ロジックは必要あり ません。マニュアル・モードでは、TXビット・スリッパは1 UI（Unit Interval）補正できます。 ワード・アラインメント・パターン（K28.5）の位置は、バイト・パラレル変換されたデータに よって異なります。遅延バリエーションは最大で½パラレル・クロック・サイクルです。実際の レイテンシでバイト・パラレル変換されたデータのK28.5の位置を手動でチェックするには、別 のユーザー・ロジックを追加する必要があります。 図 4-39: ワード・アライナの確定的レイテンシ・ステート・マシン Clock-slip Control To 8B/10B Decoder
Deterministic Latency Synchronization State Machine
From RX CDR Deserializer
Word Aligner
4
CPRIの9830.4 Mbpsでは、80ビットのPMA-PLDデータ幅でPMAダイレクト・モードを使用します。 これは10 Gbpsチャネルのみで使用可能です。送信ジッタへの準拠について詳しくは、Arria Vデバ イスでのトランシーバ・アーキテクチャの章の最大チャネル要件について参照してください。
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Serial RapidIO
表4-11: Arria Vデバイスでの確定的レイテンシ・モードの達成方法 5
6
既存の機能
拡張機能
説明
要件
説明
要件
ビット位置インジケー タを使用したマニュア ル・アラインメント は、確定的レイテンシ を提供します。遅延バ リエーションは最大1パ ラレル・クロック・サ イクルです。
コンスタントな往復遅 延に対して、別のユー ザー・ロジックは、 ワード・アライナから のビット位置インジ ケータを使用してTX ビット・スリッパを使 用します。
確定的レイテンシ・ス テート・マシン・アラ インメントは、ワー ド・アラインメント動 作での既知の遅延バリ エーションを低減させ ます。
なし
関連情報
アルテラ・トランシーバPHY IPコアのユーザー・ガイドの「確定的レイテンシPHY IPコア」の章 を参照してください。
Serial RapidIO RapidIO Trade Associationは、マイクロプロセッサ、デジタル信号、通信およびネットワーク・プ ロセッサ、システム・メモリ、ペリフェラル・デバイスの間でデータや制御情報を受け渡すため の高性能パケット交換インタコネクト規格を定義しています。 図 4-40: Serial RapidIO（SRIO）モードでのトランシーバ・データパス FPGA Fabric
Transmitter Channel PMA
Transmitter Channel PCS TX Phase Compensation FIFO wrclk rdclk
Byte Serializer
tx_coreclk[0]
8B/10B Encoder
Serializer High-Speed Serial Clock
/2
Low-Speed Parallel Clock
tx_clkout[0]
Local Clock Divider
FPGA Fabric–Transceiver Interface Clock RX Phase Compensation FIFO
Byte Deserializer
8B/10B Decoder
Receiver Channel PCS Rate Word Match Aligner FIFO
Receiver Channel PMA Deserializer
CDR
rx_coreclk[0] /2
Parallel Recovered Clock Low-Speed Parallel Clock
Arria Vトランシーバは、1.25 Gbps～6.25 GbpsでSRIO物理層仕様のバージョン1.3および2.1をサポー トしています。トランシーバは、x4チャネル結合、デスキュー・ステート・マシン、およびレー ト・マッチFIFOに準拠しています。 同期ステート・マシン ワード・アライナは、レシーバのレーン同期を処理する同期ステート・マシンを備えています。 5 6
Arria IIデバイスのCPRIとの下位互換性があります。 Arria Vデバイスでの確定的レイテンシの拡張機能
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Serial RapidIO
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レシーバが中間無効コード・グループを受信することなく127個のK28.5（10'b0101111100または 10'b1010000011）同期コード・グループを受信したときに、同期ステート・マシンは同期を示し ます。同期後、255個未満のバリッド・コード・グループに分割された3つの無効コード・グルー プを検出したとき、またはリセットされたときに、ステート・マシンは同期の喪失を示します。 各チャネルのrx_syncstatusポートは、レシーバ同期を示します： • High—レーンが同期されている場合 • Low—レーンが同期されていない場合 表4-12: Serial RapidIOモードでの同期ステート・マシン パラメータ
受信後同期が達成される有効なK28.5コード・グループ数 受信後同期が失われるエラー数 受信後エラー・カウントを1減少させる、連続する正常コード・グループ の数
数
127 3 255
レート・マッチFIFO SRIOモードでは、レート・マッチFIFOは、アップ・ストリーム・トランスミッタとローカル・レ シーバの基準クロック間の周波数差を最大±100ppm（合計200ppm）まで補正することができま す。 レート・マッチFIFO動作は、ワード・アライナ同期ステータスrx_syncstatusがHighになった 後に開始されます。レート・マッチャが2個の10ビット・コントロール・パターンのうちのいず れかに続いて、それぞれの10ビット・スキップ・パターンを受信すると、レート・マッチFIFOの オーバーフローまたはアンダーランを防止するために必要な10ビット・スキップ・パターンを挿 入または削除します。 SRIOモードでは、レート・マッチFIFOは最大で1個のスキップ・パターンをクラスタから削除あ るいはクラスタに挿入することができます。 関連情報
Part 6: LP-Serial Physical Layer Specification in the RapidIO Interconnect Specificationの「Chapter 4: PCS and PMA Layers」を参照してください。
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改訂履歴
改訂履歴 表4-13: 改訂履歴 日付
バージョン
変更内容
2013年5月
2013.05.06
• Knowledge Baseの既知の資料の問題 へのリンクを追加。 • 「PIPEトランシーバのチャネル配置 のガイドライン」の項にx2の情報を 追加。 • 「レシーバの電気的アイドルの推 定」の項を削除。 • 「PCIeのサポートされているコン フィギュレーションと配置のガイド ライン」の項の図を更新。 • 「ソフトPCS実装でのトランシー バ・クロッキングのガイドライン」 の項を追加。
2013年3月
2013.03.15
• x2チャネル・コンフィギュレーショ ンへの参照を削除。 • PCIe仕様のバージョン2.1への参照を 削除。 • 表4-1を更新。 • 図4-27を更新。 • 「XAUI」の項を更新。 • 「XAUIのサポートされている機能」 の項を更新。 • 「XAUIコンフィギュレーションでの トランシーバ・クロッキングとチャ ネル配置のガイドライン」の項を更 新。 • 「10GBASE-R」の項を更新。 • 図4-30を更新。 • 図4-31を更新。 • 図4-32を更新。 • 「10GBASE-Rのサポートされている 機能」の項を更新。 • 「10GBASE-Rのトランシーバ・ク ロッキング」の項を更新。
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改訂履歴
日付
バージョン
4-49
変更内容
2012年11月
2012.11.19
• 内容を再構成し、テンプレートを更 新。 • 「XAUI」の項を追加。 • 「PCI Express」の項を追加。
2012年6月
1.2
• Quartus IIソフトウェアのバージョン 12.0に伴う更新。 • 「シリアル・デジタル・インタ フェース」の項を追加。 • 「GPON（Gigabit-Capable Passive Optical Network）」の項を追加。 • 「Serial Data Converter（SDC） JESD204」の項を追加。 • 「SATAおよびSASプロトコル」の項 を追加。 • 図4-2および図4-18を更新。 • 図4-19を追加。 • 表4-1、表4-8、および表4-9を更新。 • 「Arria VデバイスでのCPRIエンハン スメント」の項を更新。 • 「Serial RapidIO」の項を追加。
2011年11月
1.1
Quartus IIソフトウェアのバージョン11.1 に伴う更新。
2011年8月
1.0
初版
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